专利摘要:
本発明は、ナノワイヤ、トランジスタおよび他の構造などの半導体素子を始めとする基板素子を形成する方法、ならびにこのような方法によって形成される素子に関する。K
公开号:JP2011507267A
申请号:JP2010537943
申请日:2008-12-09
公开日:2011-03-03
发明作者:スタンボ,デイビッド,ピー.;ダットン,デイビッド;ミラー,ジェフリー;レオン,フランシスコ;レミ,フランセスコ
申请人:ナノシス・インコーポレイテッドNanosys, Inc.;
IPC主号:H01L29-786
专利说明:

[0001] [0002] 本発明は、ナノワイヤ、トランジスタおよび他の構造などの半導体素子を始めとする基板素子を形成する方法、ならびにこのような方法によって形成される素子に関する。]
背景技術

[0002] [0001] 本発明の一部は、米国政府との米国特殊業務命令契約第W911QY−66−C0099号の契約によってなされたものである可能性がある。したがって米国政府は、本発明における特定の権利を有することができる。]
[0003] [0003]ナノワイヤおよびトランジスタなどの電子コンポーネントを製造する方法は、歴史的に、金属触媒化蒸気−液体−固体(VLS)成長技法およびそれに引き続く、たとえば第2の基板上へのデバイスの製造を使用して実施されている。しかしながら、VLS手法は、製造が可能なデバイスのタイプを制限している。たとえば、これらの構造は、通常、垂直方向に配向されるため、VLS成長ウェーハの上にゲートまたは他の電極をパターニングすることは困難である。また、従来の金属酸化物半導体(MOS)トランジスタの標準フィーチャである自己整列ソースおよびドレインドープ構造を生成することは困難である。また、ドレイン領域が軽くドープされた(doped)構造を従来のVLS技法を使用して生成することも課題である。通常、VLSによって製造された構造(たとえばナノワイヤ)の垂直方向の配向は、半導体産業で広く使用されている多くの標準パターニング技法を排除している。]
[0004] [0004] さらに、VLS成長には金属触媒作用が利用されているが、これは、しばしば、形成される構造の汚染の原因になっており、また、寸法または表面の滑らかさを正確に制御することができない。]
発明が解決しようとする課題

[0005] [0005] したがって、これらの欠点を克服する、基板素子を製造するための方法が必要である。]
課題を解決するための手段

[0006] [0006] 本発明によれば、上で指摘した必要性は、ナノワイヤおよびトランジスタなどの電子コンポーネントを始めとする基板素子を形成するための方法を提供することによって満たされる。]
[0007] [0007] 一実施形態では、本発明により、1つまたは複数の基板素子を形成するための方法が提供される。適切な一実施形態では、支持層の上に配置された基板層が提供される。次に、基板層の少なくとも一部を覆うために、1つまたは複数のマスキング領域が基板層の上に配置される。次に、覆われていない1つまたは複数の基板層セクションが除去される。次に、基板層の下方の支持層の少なくとも一部が除去され、それにより1つまたは複数の懸垂基板素子が形成され、これらの懸垂基板素子は、基板層に取り付けられた状態を維持し(適切な実施形態では、1つまたは複数の横方向の支持タブを介して)、また、除去に先立って処理することができる。次に、これらの基板素子が除去される。]
[0008] [0008]例示的実施形態では、基板層は半導体(たとえばケイ素)を備えており、また、支持層は半導体酸化物(たとえば酸化ケイ素)を備えている。他の実施形態では、支持層は、半導体合金(たとえばSiGe)またはドープ半導体(たとえばドープSi(doped Si))を備えている。適切な実施形態では、本明細書において説明されているマスキング領域はフォトリソグラフィマスクであり、エッチング(等方性エッチングおよび異方性エッチングを含む)によって生じる様々な層が除去される。また、最終除去工程は、基板素子を除去するためのマスキング工程およびエッチング工程を含むことも可能である。他の実施形態では、超音波処理工程または機械切断工程を使用して基板素子を除去することができる。]
[0009] [0009]基板素子を処理する方法の例には、絶縁体層(たとえば酸化物層)などの様々な層を素子の上に配置し、次に、その絶縁体層の上にゲート層(たとえば金属またはポリシリコン)を配置する工程が含まれている。また、追加処理工程は、これらの素子を軽くドープする工程および重くドープする工程、ならびに窒化物層などの保護層を追加する工程を含むことも可能である。]
[0010] [0010] また、本発明によれば、本明細書において説明されている様々なプロセスによって用意される、半導体コア、酸化物層、および金属またはポリシリコン外部シェルを備えるナノワイヤを始めとするナノワイヤが提供される。また、本発明によれば、本発明の様々なプロセスによって用意することができるトランジスタコンポーネントが提供される。]
[0011] [0011] また、本発明によれば、1つまたは複数の基板素子を形成するための方法であって、処理の間、これらの基板素子が懸垂されない方法が提供される。好都合には、支持層の上に配置された基板層が提供され、次に、基板層の少なくとも一部を覆うために、1つまたは複数のマスキング領域が基板層の上に配置される。次に、覆われていない1つまたは複数の基板層セクションが除去され、それにより1つまたは複数の基板素子が形成される。次に、除去に先立ってこれらの基板素子が処理される(たとえば様々な層の配置、ドーピング、等々)。]
[0012] [0012] 本発明の追加特徴および利点については、以下の説明の中に示されており、一部分は、以下の説明から明らかになり、あるいは本発明を実践することによって学ぶことができる。本発明のこれらの利点は、とりわけ文書で書かれた説明、および本明細書の特許請求の範囲、ならびに添付の図面の中で指摘されている構造によって認識し、かつ、獲得することができる。]
[0013] [0013] 以上の一般的な説明および以下の詳細な説明は、いずれも、説明を目的とした例示的なものであり、特許請求される本発明に対するさらなる説明を提供することが意図されていることを理解されたい。]
[0014] [0014] 本明細書に組み込まれ、かつ、本明細書の一部を形成している添付の図面は、本発明を示したものであり、以下の説明と共に、本発明の原理を説明し、かつ、当業者による本発明の構築および使用を可能にする役割をさらに果たしている。]
図面の簡単な説明

[0015] [0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0015]本発明の一実施形態による基板素子を形成するための方法を示す略図である。
[0016]本発明の一実施形態による、超音波処理によって除去される前の基板素子を示す図である。
[0017]本発明の一実施形態による、機械的な切断によって除去される前の基板素子を示す図である。
[0018]本発明の一実施形態による基板素子を形成するための他の方法の流れ図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0019]本発明の一実施形態による基板素子およびトランジスタ素子を形成する方法を示す略図である。
[0020]本発明の一実施形態による基板素子およびトランジスタ素子を形成する他の方法の流れ図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0021]本発明の一実施形態による基板素子を形成する追加方法を示す略図である。
[0022]適切又は不適切に配置されたトランジスタ素子を示す略図である。
[0023]本発明の一実施形態による選択的エッチングプロセスを示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0024]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0025]本発明の一実施形態による基板素子を形成するさらに他の方法を示す流れ図である。
[0025]本発明の一実施形態による基板素子を形成するさらに他の方法を示す流れ図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0026]本発明の一実施形態による基板素子を形成する他の方法を示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0027]本発明の一実施形態による基板素子を形成する方法であって、図10A〜10Rからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0028]本発明の一実施形態による基板素子を形成する方法であって、図11A〜11Jからの続きを示す略図である。
[0029]本発明の一実施形態による基板素子を形成する他の方法の流れ図である。
[0029]本発明の一実施形態による基板素子を形成する他の方法の流れ図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0030]本発明の一実施形態による基板素子を形成するさらに他の方法を示す図である。
[0031]本発明の一実施形態による基板素子を形成するさらに他の方法の流れ図である。
[0032]本発明の一実施形態による二次元ダイ回路を形成する方法を示す図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0033]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法を示す略図である。
[0034]本発明の一実施形態による支持部材を利用して基板素子を形成するための方法の流れ図である。
[0035]本発明の一実施形態による基板素子を除去する方法を示す略図である。
[0035]本発明の一実施形態による基板素子を除去する方法を示す略図である。
[0035]本発明の一実施形態による基板素子を除去する方法を示す略図である。
[0035]本発明の一実施形態による基板素子を除去する方法を示す略図である。
[0035]本発明の一実施形態による基板素子を除去する方法を示す略図である。
[0036]本発明の一実施形態に従って用意された懸垂基板素子を示す図である。
[0036]本発明の一実施形態に従って用意された懸垂基板素子を示す図である。
[0036]本発明の一実施形態に従って用意された懸垂基板素子を示す図である。
[0037]本発明の一実施形態による処理済み懸垂基板素子の断面を示す図である。
[0038]本発明の一実施形態による処理済み懸垂基板素子の拡大断面を示す図である。
[0039]本発明の一実施形態による基板素子を形成するための他の方法の流れ図である。
[0039]本発明の一実施形態による基板素子を形成するための他の方法の流れ図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0040]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0041]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0041]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0041]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0041]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0041]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0041]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0041]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0041]本発明の一実施形態による基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0042]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法を示す略図である。
[0043]本発明の一実施形態による、横方向の支持タブを利用して基板素子を形成する方法の流れ図である。
[0044]本発明の一実施形態による応力除去構造を使用して基板素子を形成する方法を示す略図である。
[0044]本発明の一実施形態による応力除去構造を使用して基板素子を形成する方法を示す略図である。
[0045]応力除去構造を使用していない基板素子の電子顕微鏡写真を示す図である。
[0045]応力除去構造を使用した基板素子の電子顕微鏡写真を示す図である。
[0046]横方向の支持タブおよび応力除去構造の両方を備えた基板素子の電子顕微鏡写真を示す図である。] 図10A 図10B 図10C 図10D 図10E 図10F 図10G-10L 図10M-10R 図11A-11F 図11G-11J
[0016] [0047] 以下、本発明について、添付の図面を参照して説明する。図において、同様の参照番号は、全く同じ構成要素または機能的に類似した構成要素を表している。]
[0017] [0048] 本明細書において図に示され、かつ、説明されている特定の実施態様は、本発明の例であり、これらの特定の実施態様には本発明の範囲を限定することは一切意図されていないことを理解されたい。実際、簡潔にするために、従来の電子工学、製造、半導体デバイス、およびナノクリスタル、ナノパーティクル、ナノワイヤ(NW)、ナノロッド、ナノチューブおよびナノリボン技術、ならびにシステム(およびシステムの個々の動作コンポーネントのコンポーネント)の他の機能態様については、本明細書においては場合によっては詳細に説明されていない。さらに、この技法は、電気システム、光学システム、消費者電子工学、産業または軍事電子工学、無線システム、宇宙用途における用途または他の任意の用途に適している。]
[0018] [0049] 本明細書において使用されているように、「ナノストラクチャ」という用語は、少なくとも1つの領域または寸法が約500nm未満であり、約1nm未満程度を含む特性寸法を有する構造を意味している。本明細書において使用されているように、任意の数値が参照されている場合、「約」は、示されている値の±10%の値を意味している(たとえば「約100nm」には、90nmから110nmまでのサイズの範囲(これらの値を含む)が包含されている)。本明細書において使用されている「ナノストラクチャ」という用語には、ナノパーティクル、量子ドット、ナノクリスタル、ナノワイヤ、ナノロッド、ナノリボン、ナノチューブ、ナノテトラポッド、および当業者に知られている他の類似ナノストラクチャが包含されている。本明細書全体を通して説明されているように、ナノストラクチャ(ナノパーティクル、ナノクリスタル、量子ドット、ナノワイヤ、等々を含む)は、好都合には、約500nm未満の少なくとも1つの特性寸法を有している。好都合には、ナノストラクチャは、その少なくとも1つの特性寸法(たとえばナノストラクチャの幅または長さ全体の寸法)が約500nm未満、約300nm未満、約200nm未満、約100nm未満、約50nm未満、約20nm未満、約15nm未満、約10nm未満または約5nm未満である。]
[0019] [0050] 本明細書において使用されているように、「基板素子」という用語は、基板材料または層から形成される構造を意味している。本発明の方法を使用して製造することができる基板素子の例には、それらに限定されないが、ワイヤ、ロッド、リボン、テトラポッド(ナノワイヤ、ナノロッド、ナノリボン、ナノテトラポッド、ナノチューブ、ナノドット、ナノクリスタル、等々などのナノストラクチャを含む)、ならびにトランジスタ、コンデンサ、ダイオード、抵抗器、絶縁体、等々などの回路素子、および他の用途では除去することができ、また、他の用途に利用することができる複雑なデバイスを形成する、同じ素子上のトランジスタ、コンデンサ、ダイオード、等々などの同じ基板素子上の回路素子の組合せがある。]
[0020] [0051] 本発明の方法によって製造される基板素子は、無機導電性材料(たとえば金属)などの無機材料、半導電性材料および絶縁体材料を始めとする適切な任意の材料から製造することができる。例示的実施形態では、半導体素子は、本発明の方法を使用して製造される。本明細書において使用されているように、「半導体素子」は、少なくとも1つの半導体を備える構造を意味しており、例示的実施形態では、追加層または材料を備えることができる構造を意味している。本発明を実践するために使用される適切な半導体材料および半導体素子には、米国特許出願第10/796,832号に開示されている半導体材料および半導体素子が含まれており、また、II−VI属半導体、III−V属半導体、IV−VI属半導体およびIV属半導体を含む任意のタイプの半導体が含まれている。適切な半導体材料には、それらに限定されないが、Si、Ge、Sn、Se、Te、B、C(ダイヤモンドを含む)、P、BN、BP、BAs、AlN、AlP、AlAs、AlSb、GaN、GaP、GaAs、GaSb、InN、InP、InAs、InSb、AlN、AlP、AlAs、AlSb、GaN、GaP、GaAs、GaSb、ZnO、ZnS、ZnSe、ZnTe、CdS、CdSe、CdTe、HgS、HgSe、HgTe、BeS、BeSe、BeTe、MgS、MgSe、GeS、GeSe、GeTe、SnS、SnSe、SnTe、PbO、PbS、PbSe、PbTe、CuF、CuCl、CuBr、CuI、Ge3N4、(Al、Ga、In)2(S、Se、Te)3、Al2CO、および複数のこのような半導体の適切な組合せがある。他の実施形態では、基板素子は、金属、ポリシリコン、重合体、絶縁体材料、等々などの材料を含むことができる。適切な金属には、それらに限定されないが、Pd、Pt、Ni、W、Ru、Ta、Co、Mo、Ir、Re、Rh、Hf、Nb、Au、Ag、Fe、Al、WN2およびTaNがある。適切な絶縁体材料には、それらに限定されないが、SiO2、TiO2およびSi3N4がある。]
[0021] [0052]例示的実施形態では、本発明により、図1A〜1Vの略図を参照して図2に流れ図200で示されている1つまたは複数の基板素子を形成するための方法が提供される。図1A〜1Vの略図では、ページの下半分の図(たとえば図1B、1D、1F、1H、1J、1L、1N、1P、1R、1Tおよび1V)は、本明細書全体を通して説明されている処理の間のウェーハ101の上面図を示している。ページの上半分の図(たとえば図1A、1C、1E、1G、1I、1K、1M、1O、1Q、1Sおよび1U)は、ウェーハ101の様々な層に沿った横断面図を示している。ページの下半分に示されている二重ヘッド矢印(1−1)は、ページの上半分に示されているウェーハ101に沿った横断面図の位置および方向を示している。] 図1A 図1B 図1C 図1D 図1E 図1F 図1G 図1H 図1I 図1J
[0022] [0053] 流れ図200に示されているように、工程202で、支持層104の上に基板層102が提供される。必ずしもその必要はないが、好都合には、基板層102は支持層104を完全に覆っている。通常、基板層102の厚さは、同じく必ずしもその必要はないが、支持層104より薄い。基板層102の厚さは、最終基板素子の複数の寸法のうちの1つを表している。通常、基板層102の厚さは、約1nmから約1cmまでであり、好都合には約1nmから約1mmまで、約1nmから約1μmまで、あるいは約1nmから約500nmまでである。図1Aに示されているように、好都合には、支持層104は、任意選択の支持プラットフォーム106の上に提供されている。] 図1A
[0023] [0054]例示的実施形態では、基板層102は半導体を備えている。例示的半導体は、本明細書において説明されており、Si、Ge、Sn、SeおよびTeがある。以下で詳細に説明されているように、好都合には、基板層102および支持層104は、差別的に除去することができる。つまり、基板層102は、支持層104を除去しない(あるいは実質的に除去しない)第1の物質によって除去され、同様に、支持層104は、基板層102を除去しない(あるいは実質的に除去しない)第2の物質によって除去される。実施形態では、基板層102は半導体を備えており、また、支持層104は、好都合には、半導体酸化物、半導体合金またはドープ半導体を備えている。例示的実施形態では、支持層104は、基板層102の酸化物などの半導体酸化物(たとえば基板層102がSiである場合、SiO2)を備えているが、他の実施形態では、半導体酸化物は、基板層とは異なる半導体を備えることができる。]
[0024] [0055] 他の実施形態では、支持層104は、基板層102の合金などの半導体合金(たとえば基板層102がSiである場合、SiGe)を備えているが、他の実施形態では、半導体合金は、基板層とは異なる半導体を備えることができる。本明細書において使用されているように、半導体合金という用語は、1つまたは複数の半導体材料と1つまたは複数の金属の均質な混合物を意味している。]
[0025] [0056]半導体合金の上に半導体を備えたウェーハ101を生成するための方法は、当分野においてはよく知られている。たとえば、エピタキシャル蒸着技術を使用して、もしくはSMART−CUT(登録商標)処理を使用して、またはその2つの組合せを使用すること。米国特許第5,374,564号にSMART−CUT(登録商標)処理が記載されており、この特許文献は、参照により、そのSMART−CUT(登録商標)についての教示が本明細書に組み込まれている。SMART−CUT(登録商標)には、ボンディングに先立って注入される水素層、および薄い層を残すためにボンディング後に破砕されるバルク(bulk)半導体(たとえばケイ素)が使用されている。SMART−CUT(登録商標)プロセスでは、水素注入および焼きなましを使用して、結合されたウェーハからデバイスウェーハのバルクが破砕される。化学機械研磨(CMP)を使用して、切断されたままのウェーハが平坦化され、かつ、その非一様性が最小化される。たとえば、SMART−CUT(登録商標)プロセスを利用して、次のようにして半導体/半導体合金ウェーハを形成することができる。1)デバイス品質表面層を有するためにデバイスウェーハ(たとえばSi)が処理され、デバイス層の上に層が提供され、かつ、水素が豊富な埋込層が特定の深さに注入される。2)合金表面を備えた「ハンドルウェーハ」が提供される。3)デバイスウェーハがフリップ(flipped)され、かつ、表面が結合される。4)構造が焼きなましされ、水素化物の形成によって接続ボイド(voids)が形成される。5)構造が破砕される。6)転写されたデバイス層がCMP研磨され、かつ、浄化される。適切な実施形態では、半導体合金層は、シュードモルフィック(つまり格子と半導体基板層が整合している)であるか、あるいはひずみ半導体(たとえばSi)技術および半導体合金(たとえばSiGe)技術のために開発された技法を使用して、半導体合金層中のひずみを解放することができる。]
[0026] [0057] 他の実施形態では、支持層104は、基板層102のドープ半導体などのドープ半導体(たとえば基板層102がSiである場合、ドープSi)を備えているが、他の実施形態では、ドープ半導体は、基板層とは異なる半導体を備えることができる。支持層104のドープ半導体に使用するための例示的ドーパント(dopants)は、本明細書において開示されており、さもなければ当分野で知られている。半導体基板層102の下方のドープ半導体支持層(104)の生成は、当分野で知られている半導体エピタキシャル蒸着技術を利用して用意することができる。さらに他の実施形態では、支持層104はポリシリコンを備えることができる。]
[0027] [0058] 流れ図200の工程204で、基板層102の少なくとも一部を覆うために、1つまたは複数のマスキング領域108が基板層102の上に配置される。図1Cおよび1Dに示されているように、覆われていない基板層の2つのセクション110が側面に配置される方法で基板層102の帯がマスクされる。図1A〜1Vには、単一の基板素子の形成が示されているが、本発明の方法は、単一のウェーハ101または複数のウェーハのいずれかから、複数の基板素子(たとえば2個、5個、10個、50個、100個、1000個、10000個、等々)を同時に用意することができるように適用することも可能であることに留意されたい。] 図1A 図1B 図1C 図1D 図1E 図1F 図1G 図1H 図1I 図1J
[0028] [0059] 流れ図200の工程206で、覆われていない基板層セクション110が除去される。これにより、図1Eに示されているように、マスキング領域の下方に基板セクション112が生成される。基板セクション112は、依然として、取付けポイント111の一方の末端または両方の末端のいずれかで基板層102に接続されていることに留意されたい。したがって、図1Eに示されているように、基板層102は、依然として、基板セクション112が取付けポイント111で接続されている断面の中に見ることができる。図1Eに示されているように、覆われていない基板層セクション110を除去することにより、基板層102の下方の支持層104のセクションが現れる。本明細書において説明されているように、基板層102および支持層104は差別的に除去することができるため、基板層102を除去しても、その下方に位置している支持層104の完全性には実質的に影響を及ぼさない。] 図1E
[0029] [0060] 流れ図200の工程208で、マスキング領域108が除去される。次に、工程210で、基板層102の下方の支持層104の少なくとも一部が除去され、それにより1つまたは複数の懸垂基板素子112’が形成される。他の実施形態では、工程210に先立ってマスキング領域108を除去する必要はないことに留意されたい。本明細書において指摘されているように、懸垂基板素子112’は、一方の末端(たとえば支持層104の上方でカンチレバーで支えられる)または両方の末端(たとえば支持層104の上方のブリッジとして懸垂される)のいずれかで基板層102に取り付けられた状態を維持する。本明細書において説明されているように、懸垂基板素子112’を生成する能力により、ウェーハ101からの除去に先立って、工程212でこのような素子をさらに処理することができる。図1Gに示されているように、懸垂基板素子112’は、工程210で、懸垂基板素子112’の下方を切り取る(たとえば114の部分)ために、支持層104が少なくとも十分に除去されるため、支持層104から完全に分離されている。工程214で、基板素子112’がウェーハ101から除去される。「基板素子」および「懸垂基板素子」という用語は、本明細書全体を通して交換可能に使用されており、懸垂基板素子は、一般に、依然として基板層102に取り付けられた状態の素子を意味するために使用されていることを理解されたい。さらに、基板セクション112は、下側が切り取られ、支持層104から分離される前の基板素子112を意味するために使用されていることを理解されたい。以下で詳細に説明されているように、基板素子112”は、支持部材1704によって支持される基板素子を意味している。] 図1G
[0030] [0061] 適切な実施形態では、工程204におけるマスキング領域の配置には、フォトリソグラフィマスクなどの耐エッチ性マスキング領域を配置する工程が含まれている。次に、工程206で、好都合には、覆われていない基板層セクション110がエッチングによって除去される。通常、本明細書において使用されているように、様々な層の除去は、好都合には、エッチングによって実施される。]
[0031] [0062] 本明細書において使用されているように、「エッチ」または「エッチング」という用語は、基板の露出した材料、つまり覆われていない材料(たとえば基板層、支持層ならびに他の物質)を除去する化学的プロセス、物理的プロセスまたはエネルギープロセスを含む任意のプロセスを意味している。適切なエッチング方法の例には、それらに限定されないが、ウェット化学エッチ(たとえば酢酸(CH3COOH)、塩酸(HCl)、フッ化水素酸(HF)、硝酸(HNO3)、リン酸(H3PO4)、水酸化カリウム(KOH)、水酸化ナトリウム(NaOH)、硫酸(H2SO4)、ならびに当業者に知られている他の化学薬品を使用した、たとえば米国特許第7,153,782号、米国特許第7,115,526号、米国特許第5,820,689号参照)を始めとする酸エッチングまたは塩基エッチングなどの化学エッチング、光化学エッチング、たとえば米国特許第4,414,066号および米国特許第5,092,957号、ならびにAshby、「Photochemical Dry Etching ofGaAs」、Appl.Phys.Lett.45:892(1984);Ashby et al.、「Composition−selective Photochemical Etching of Compound Semiconductors」、Appl. Phys.Lett.47:62(1985)、Smith、R.A.、Semiconductors、2nd Ed.、Cambridge Univ.Press、New York、1978年、279頁参照、プラズマエッチング、たとえば米国特許第3,615,956号、米国特許第4,057,460号、米国特許第4,464,223号および米国特許第4,595,454号参照、反応性イオンエッチング(RIE)、たとえば米国特許第3,994,793号、米国特許第4,523,976号および米国特許第4,599,136号参照、電子ビームエッチング、たとえば米国特許第4,639,301号、米国特許第5,149,974号および米国特許第6,753,538号、およびMatsui et al.、「Electron Beam Induced Selective Etching and Deposition Technology」、Journal of Vacuum Science and Technology B 7(1989)、Winkler et al.「E−Beam Probe Station With Integrated Tool For Electron Beam Induced Etching」、Microelectronic Engineering 31:141−147(1996)参照、がある。上に挙げた特許および参考文献の各々は、あらゆる目的に対して、とりわけ様々なエッチング方法および構成のそれらの開示に対して、参照によりそれら全体が本明細書に組み込まれている。ドープ半導体または半導体合金が支持層104として利用される実施形態では、合金材料(たとえばGe)の含有量に応じて差別的エッチ速度(differential etch rates)を有する気相エッチなどのエッチを利用することができる。通常、このようなエッチ、たとえばHClは、HFなどの粗悪なエッチと比較すると、利用するための問題が少ない。]
[0032] [0063] 本明細書において使用されているように、「異方性的に」エッチングする、とは、1つの主方向のエッチングの速度が他の方向のエッチングの速度より速いことを意味している。好都合には、異方性エッチングの場合、主方向(たとえば基板表面の平面に対して直角の方向)以外の方向のエッチングの速度は、ほぼゼロである。好都合には、工程206における除去は、好都合には異方性エッチングによって実施される。たとえば、図1Eに示されているように、基板層102は、主として、基板層102の平面に直角の方向にのみ除去される。基板層が異方性的にエッチ除去されると、つまり基板の平面に対して直角の方向にのみ除去されると、生成される基板素子112’の断面の直径は、基板を覆っていたマスキング領域108のサイズと実質的に同じサイズになる。たとえば、マスキング領域108がたとえば図1Dおよび1Eに示されているように帯状に配置され、その幅が約100nmであり、次に、基板層102の覆われていない部分に対して異方性エッチングが実施されると、基板層102の厚さは約100nmであり、寸法が約100×100nm程度の基板素子112’が生成される。したがって、基板層102の厚さおよびマスキング領域108の幅を制御することにより、基板素子112’の断面寸法を制御することができる。好都合には、基板素子112’の断面寸法は、約1nm〜約500nm×約1nm〜約500nm程度である。断面寸法は、両方の方向で同じであってもよい(つまり正方形の形であってもよい)が、同じ断面寸法を有していない素子も、同じく、本明細書において説明されている方法を使用して形成することができることを理解されたい。さらに、マスキング領域108の長さを制御することにより、基板素子112’の最大長さを設定することができ、次に、引き続いて、除去中または処理中に、必要に応じて短くすることができる。] 図1D 図1E
[0033] [0064]好都合には、流れ図200の工程210における除去工程にはエッチング工程が含まれており、例示的実施形態では、等方性エッチング工程が含まれている。等方性エッチングは、エッチングの速度がすべての方向に対して同じであるか、あるいは実質的に同じであるエッチングプロセスを意味している。つまり、主エッチング方向は存在していない。図1Gに示されているように、等方性エッチングは、すべての方向に対して実質的に同じ速度で材料を除去することにより、基板層102の下方の支持層104の除去を可能にしており、具体的には、基板素子112’の下方の切取り(たとえば114の部分)を可能にしており、それにより、基板層102への1つまたは2つの取付けポイント111間における基板素子112’の懸垂を可能にしている(他の実施形態では、懸垂基板素子112’は、基板層102への3つ以上の取付けポイント111で取り付けることができる)。] 図1G
[0034] [0065]例示的実施形態では、様々な実施形態を通して使用されているマスキング領域108は、ネガ型フォトレジスタント材料を備えることができる。他の実施形態では、「ポジ型フォトレジスタント層」を使用することができる。本明細書において使用されているように、「ネガ型フォトレジスタント層」は、放射(可視光波長および紫外光波長、ならびに電子ビームおよびx線放射を含む)に露光されると、フォトレジスト現像液に対して比較的不溶性になる材料を意味している。したがってネガ型フォトレジスタント層の露光されない部分(つまり覆われた部分)は、フォトレジスト現像液によって溶解させることができ、一方、覆われた領域は、現像することはできない。ネガ型フォトレジスト層ならびにフォトレジスト現像液の使用方法の例については、たとえば、参照によりその開示全体が本明細書に組み込まれている、Sze、S.M.、「Semiconductor Devices,Physics and Technology」、John Wiley & Sons、New York、436〜442頁(1985)を参照されたい。通常、本発明を実践するために使用されるネガ型フォトレジストは、感光性化合物と組み合わせた重合体を備えている。この感光性化合物は、放射(たとえばUV光)に露光されると、重合体と交さ結合して、現像溶媒に対して耐性になる。しかしながら、露光されない領域は、現像溶媒によって除去することができる。いくつかの例示的ネガ型フォトレジスト材料および現像液には、Kodak(登録商標)747、共重合体アクリル酸エチルおよびグリシジルメタクリラート(COP)、GeSeおよびポリ(グリシジルメタクリラート共アクリル酸エチル)DCOPAがある。ネガ型フォトレジスト材料の配置は、適切な任意の方法、たとえばスピン塗布方式、スプレー塗布方式を使用して実施することができ、さもなければ層を層状にすることによって実施することができる。一方、「ポジ型フォトレジスタント」材料は、放射に露光されると化学的な頑丈性が弱くなり、したがってネガ型フォトレジスタント材料とは逆の方法で作用する。ここでは、放射に露光される材料はマスクの生成を維持し、一方、露光されない領域は除去される。]
[0035] [0066] したがって、例示的実施形態では、フォトレジスト層は、支持層102の上に配置される。次に、放射への露光後に、化学的に頑丈ではない領域(つまり化学的に除去することができる領域)を除去することができるよう、フォトレジスト層の頂部に所望のパターンが置かれ、それにより、基板層102(または本明細書において説明されている他の層)の、耐エッチ性の、開放された、覆われていない領域であるマスキング領域108が後に残される。後に残されるこのマスキング領域108は、次に、たとえば本明細書全体を通して説明されている様々な方法を使用してエッチ除去することができる。]
[0036] [0067] 流れ図200の工程208におけるマスキング領域108の除去は、溶解溶液(dissolving solution)(たとえばアルコールまたは水をベースとする溶液)を使用した基板層102の単純な水洗またはすすぎなどの適切な任意の方法を使用して、マスキング領域108を除去することによって実施することができ、あるいはプラズマ灰化(たとえばO2ガスに基づくプラズマエッチ)によって実施することができる。]
[0037] [0068] 他の実施形態では、マスキング領域108は、基板層102などの様々な表面に配置される窒化物層を備えることができる。次に、フォトリソグラフィマスクを使用してこの窒化物層をパターニングすることができ、パターニングされたこの窒化物層は、次に、下方に位置している覆われた領域のエッチングを防止する「ハードマスク」を形成するためにエッチングされる。フォトリソグラフィ技法と組み合わせた窒化物マスキングの使用については、当業者によく知られている。]
[0038] [0069] 工程214で、様々な方法を使用してウェーハ101から基板素子112’を除去することができる。たとえば、適切な実施形態では、工程214における除去工程には、図1Oおよび1Pに示されているように、最初に懸垂基板素子112’の上に1つまたは複数のマスキング領域108を配置する工程が含まれている。次に、懸垂基板素子112’および/または基板層102の少なくとも一部が除去され、それにより、図1Qおよび1Rに示されているように、懸垂基板素子112’が基板層102から分離される(たとえば複数の取付けポイント111のうちの1つまたは複数のポイントで分離するためにエッチングされる)。図1Rに示されているように、基板素子112’/基板層102を除去することにより、下方の支持層104が現れる。図1Sおよび1Tに示されているように、基板素子112’はマスキング領域108によって取り囲まれており、また、この構造全体をウェーハ101から除去することができる。代替実施形態では、基板素子112’およびマスキング領域108は、マスキング領域108を除去するまではウェーハ101の上に残しておくことができる。マスキング領域108が除去されると(たとえば溶解されると)、たとえば、図1Vおよび1Uに示されているように、基板素子112’が個別の構造として残される。本明細書全体を通して説明されているように、好都合には、マスキング領域108は、耐エッチ性のフォトリソグラフィマスクである。懸垂基板素子112’および/または基板層102の一部分の除去は、好都合には、本明細書において説明されている様々な技法を使用したエッチングによって実施される。適切な実施形態では、基板素子112’が、エッチングによって、主として基板層の平面に対して直角の方向に基板層102から除去され、それにより「切断」が基板素子112’の末端で実施されるよう、異方性エッチングが使用される。] 図1O 図1Q 図1R 図1S 図1V
[0039] [0070] 他の実施形態では、たとえば超音波を使用して懸垂基板素子112’を単純に揺り動かすか、あるいは振動させることによって基板素子112’を基板層102から除去することができる。図1Wに示されているように、懸垂基板素子112’は、極めて薄い、つまり壊れやすい接続124を介して基板層102に取り付けることができる。懸垂基板素子112’を超音波処理することにより、素子を基板層102から引き離すことができる。さらに他の実施形態では、機械的な切断、鋸引きによって基板素子112’を基板層102から除去することができ、あるいはこれらの素子を基板層102から分離することができる。たとえば、図1Xに示されているように、たとえば切断線128に沿って基板素子112’を基板層102から機械的に切り離すことができる。基板素子112’を基板層102から機械的に切り離すための方法の例には、鋸、ナイフまたは刃、レーザ、ウォータジェットおよび他の同様のデバイスの使用がある。] 図1W 図1X
[0040] [0071] 本明細書全体を通して説明されているように、基板素子112’をそれらが懸垂されるように(つまり一方または両方の末端で、さらには追加取付けポイント111を介して基板層102に取り付けられるように)形成することにより、流れ図200の工程212に示されているように、ウェーハ101の上に依然として存在している間に、これらの素子をさらに処理することができる。基板素子112’が懸垂される、ということは、これらの素子の1つの表面(たとえば頂部、底部または一方の側面)を処理することができ、あるいは、好都合には、基板素子112’の下方が切り取られると、すべての表面が露出するため、すべての表面を同時に処理することができることを意味している。]
[0041] [0072] 他の実施形態では、処理の間、懸垂基板素子112’に追加支持を提供するために、懸垂基板素子112’と支持層104の間に充填材料を追加して安定化を提供することができ、それにより、処理の間、ベンディング(bending)またはバックリング(buckling)/サッギング(sagging)を抑制し、また、素子の破壊および接触を抑制することができる。本発明を実践するために使用することができる例示的充填材料には、それらに限定されないが、半導体合金(たとえばSiGe)などの半導体をベースとする材料(たとえばSiをベースとする材料)、ドープ半導体(たとえばドープSi)またはポリシリコンがある。好都合には、このような充填材料は、懸垂基板素子112’と比較すると差別的にエッチングすることができるため、後でそれらを除去することができ、その一方で、懸垂基板素子112’および/またはこのような素子の上に既に配置されている層に対する影響が制限される。このような充填材料は、ナノワイヤなどの基板素子をウェット処理している間、処理中にこれらのナノワイヤが互いに接触するのを防止し、および/またはこれらのナノワイヤが支持層104と接触するのを防止するためにとりわけ有用である。]
[0042] [0073]図1Iに示されているように、基板素子112’上で実施することができる初期処理は、より円形に近い、あるいはより楕円形に近い断面が生成されるよう、基板素子112’の角を「丸くする」ことである。この「丸くする」ことは不要であることを理解されたい。一実施形態では、この初期処理は、酸化物層を配置する工程(たとえば本明細書において説明されている酸化物の薄い層を成長させる工程)と、次に、この「犠牲」酸化物層を除去またはエッチ除去する工程を含むことができる。犠牲酸化物層をエッチ除去することにより、基板素子112’のきれいな層が現れ、さらに、形成後に最初に出現する素子の角も若干丸くなっている。追加実施形態では、Hガスの存在下での熱処理によっても、後続する処理および除去に先立って、同じく基板素子112’の角を丸くすることができる。] 図1I
[0043] [0074]後続する処理は、懸垂基板素子112’の上に絶縁体層を配置する工程を含むことができる。図1Kおよび1Lに示されているように、絶縁体層116は、好都合には、基板素子112’のすべての露出表面を覆うように配置される。例示的実施形態では、絶縁体層116は、基板素子112’上で成長する酸化物層である。たとえば、基板層102が、Si、Ge、Sn、Se、TeまたはBなどの半導体である場合、成長する酸化物は、酸化Si(SiO2)、酸化Ge、酸化Sn、酸化Se、酸化Teまたは酸化Bなどの半導体酸化物である。基板素子が懸垂されると、素子のすべての表面が一様に酸化され、したがって酸化物層は、素子からすべての方向に/素子上に本質的に一様に「成長」する。つまり、層は、すべての方向に本質的に同じ速度で成長し、したがって基板素子112’の表面に対して直角の方向に厚さを増す。しかしながら、成長速度は、結晶学的配向、応力ならびに他の要因によって変化することがあることに留意されたい。] 図1K
[0044] [0075] 本明細書全体を通して使用されているように、絶縁体層116を含む様々な層の配置を説明するために使用される「配置される」という用語は、たとえば、様々な層(たとえば絶縁体層)が、基板素子112’の上に形成され、加えられ、蒸着され、あるいは生成されることを表している。絶縁体層116に関連して使用される「配置される」という用語は、絶縁体層(たとえば酸化物層)の実際の成長に限定してはならない。図1Kは、絶縁体層116がそのすべての表面に一様に、あるいは実質的に一様に配置されている基板素子112’の断面を示したものである。基板素子112’の上に配置される絶縁体層116の量は、配置の方法に応じて様々な方法で制御することができる。たとえば、酸素の量を少なくし、あるいは多くすることにより、成長する酸化物層の厚さを制御することができる。場合によっては、絶縁体層116を配置することによって懸垂基板素子112’が膨張することがあることが分かっている。したがって、処理の間、バックリングを最小化するためには、両方の末端で取り付けられる懸垂基板素子112’ではなく、カンチレバーで支えられる(つまり取付けポイント111を介して一方の末端でのみ取り付けられる)懸垂基板素子112’を使用することが場合によって望ましい。基板素子112’の膨張を制限し、あるいは克服するための他の方法は、高められた温度で絶縁体蒸着(たとえば酸化物成長)を実施するか、あるいは成長後熱焼きなましを実施することである。追加解決法には、プラズマ化学蒸着(CVD)または低圧化学蒸着(LPCVD)などによる絶縁体層の蒸着が含まれている。] 図1K
[0045] [0076] 追加実施形態では、基板素子112’上でさらに他の処理を実施することができる。たとえば、図1Mおよび1Nに示されているように、絶縁体層116の上にゲート層120を配置することができる。図1K〜1Lで指摘したように、絶縁体層116は、通常、基板素子112’および基板層102の露出した表面にのみ配置されるが(たとえば酸化物を成長させる場合)、ゲート層120の配置は、好都合には、露出したすべての表面を覆っている。好都合には、ゲート層120は、金属またはポリシリコン層であるか、あるいは類似した導電性材料である。ゲート層120として使用するための例示的金属には、それらに限定されないが、パラジウム(Pd)、イリジウム(Ir)、ニッケル(Ni)、白金(Pt)、金(Au)、ルテニウム(Ru)、コバルト(Co)、タングステン(W)、テルル(Te)、レニウム(Re)、モリブデン(Mo)、鉄白金合金(FePt)、窒化タンタル(TaN)、等々がある。] 図1K 図1L 図1M
[0046] [0077] 適切な実施形態では、この方法によって形成される基板素子はナノワイヤである。したがって、他の実施形態では、本発明により、ナノワイヤが提供される。たとえば、ナノワイヤは、最初に、支持層104の上に配置された基板層102を提供することによって製造される。本明細書において説明されているように、好都合には、基板層102は半導体を備えており、また、支持層104は半導体酸化物を備えている。次に、基板層102の少なくとも一部を覆うために、1つまたは複数のマスキング領域108(たとえばフォトリソグラフィ耐エッチ性マスキング領域)が基板層102の上に配置される。次に、覆われていない1つまたは複数の基板層セクション110が除去され(たとえばエッチングによって)、基板セクション112が生成される。好都合には、マスキング領域108の除去に引き続いて、基板層102の下方の支持層104の少なくとも一部が除去され、それにより1つまたは複数の懸垂基板素子112’が形成される。この懸垂基板素子112’は、少なくとも1つの取付けポイント111で基板層102に取り付けられた状態を維持し、除去に先立つそれらの処理(たとえば様々なシェル層の追加、等々)を可能にする。次に、基板素子112’がナノワイヤ122として除去される。]
[0047] [0078] 本明細書全体を通して説明されているように、ナノワイヤは、図1Oおよび1Pに示されているように、懸垂基板素子112’の上に1つまたは複数のマスキング領域108(たとえば耐エッチ性フォトリソグラフィマスク)を配置することによって除去することができる。次に、懸垂基板素子112’および/または基板層102の少なくとも一部が除去され(たとえばエッチングによって)、それにより、図1Qおよび1Rに示されているように、懸垂基板素子112’が基板層102から分離される。図1Sおよび1Tに示されているように、基板素子112’はマスキング領域108によって取り囲まれており、ウェーハ101から除去することができる。他の実施形態では、基板素子112’は、懸垂基板素子112’を単純に揺り動かすか、あるいは振動させることによって基板層102から除去することができ、あるいはそれらを基板層102から機械的に切断することによって除去することができる。] 図1O 図1Q 図1S
[0048] [0079] 本発明の方法によって提供されるナノワイヤ122は、好都合にはコア層(たとえば基板層112、たとえば半導体)を備えており、次に、1つまたは複数のシェル層(たとえば絶縁体層116および/またはゲート層120)がこのコアを取り囲んでおり、それによりコア−シェル−シェル構造を形成している。たとえばナノワイヤ122の上に金属または他の材料の追加層を配置するために、本明細書において開示されている方法を使用して追加層/シェルを追加することも可能である。本明細書において説明されているように、ナノワイヤ122の直径(または断面)は、所望の厚さの基板層102を配置し、次に、マスクされていない領域が除去された後に所望の断面が生成されるよう、所望のセクションをマスキングすることによって制御することができる。ナノワイヤ122は、好都合には約5〜500nmの直径を有するように用意され、好都合には約10〜400nm、約50〜300または約100〜200nm、たとえば約20nm、約30nm、約40nm、約50nm、約60nm、約70nm、約80nm、約90nm、約100nm、約110nm、約120nm、約130nm、約140nm、約150nm、約160nm、約170nm、約180nm、約190nmまたは約200nmの直径を有するように用意される。ナノワイヤ122の長さは、基板層102の最初の寸法、ならびにマスキング領域108を配置している間に形成される、覆われていない基板領域のサイズによって制御することができる。適切な実施形態では、ナノワイヤ122の長さは、約0.5μmから約50μmまでの程度であり、好都合には約0.5μmから約20μmまで、たとえば約0.5μmから約10μmまで、あるいは約1μmから約10μmまでの長さである。]
[0049] [0080] 追加実施形態では、本発明の方法は、それには限定されないが、流れ図200の工程216に示されているように、懸垂基板素子112’に1つまたは複数のドーパント原子をドープする工程を含む追加処理工程を含むことができる。本明細書において使用されているように、「ドープする」とは、半導体(たとえばケイ素)などの基板に、基板材料との結合に必要なより多くの数の電子(n型、n)、あるいはより少ない数の電子(p型、p)を有するドーパント原子を成長させ、あるいは注入することを意味している。たとえば、シリコン結晶中の原子の濃度は約5×1023/cm3である。室温におけるケイ素の真性キャリア濃度は約1×1010/cm3である。約1×1013/cm3から5×1015/cm3までの濃度でのドーピング、あるいは5×1010個の結晶原子当たり1個のドーパント原子から1×108個の結晶原子当たり1個のドーパント原子までのドーピングは、軽くドープされた(n−、p−)、と見なされている。追加実施形態では、軽いドーピングは、1×1017/cm3から1×1018/cm3までのドーピングを含むことができる。軽くドープされた半導体は、金属酸化物半導体電界効果トランジスタ(MOSFET)の反転層の場合のように、少数キャリアを使用して電流を流さなければならない場合に使用される。約5×1017/cm3以上の濃度でのドーピング、あるいは1×105個の結晶原子当たり1個のドーパント原子のドーピングは、重くドープされた(n+、p+)、と見なされている。重くドープされた半導体中の電子は、室温ではすべて伝導帯中に存在し、n+およびp+ドープ半導体は金属として挙動する。ドーピングは、ドープされる1つまたは複数の表面に対して任意の方向にドーパント原子を提供することによって実施することができる。適切な実施形態では、ドーパント原子は、ドープされる表面に対して直角(90°)の方向に提供されるか、あるいは表面に対して約30°〜80°の間の角度、約30°〜60°の角度、あるいは約45°の角度で提供される。流れ図200の工程220に示されているように、工程216におけるドーピングに引き続いて、ドーパント原子/懸垂基板素子112’に熱焼きなましを適用することができる。本明細書において使用されているように、熱焼きなましは、基板層102ならびに活性ドーパント原子中へのドーパント原子の拡散を促進する適切な温度まで加熱することを意味している。例示的実施形態では、この熱焼きなまし工程には、数秒から数分ないし数時間にわたる期間、好都合には3〜50秒以下程度の期間の間、約500℃〜1500℃に加熱する工程が含まれている。]
[0050] [0081] 他の実施形態では、ドーピングを含む基板素子112’の処理は、図3Oおよび3Pに示されている1つまたは複数のトランジスタ素子306を製造するために、図4の流れ図400を参照して図3A〜3Pの略図に示されているように実施することができる。適切な実施形態では、図4の流れ図400に示されているように(また、図2に示され、かつ、上で説明したように)、工程402で、支持層104(たとえば半導体酸化物、半導体合金またはドープ半導体)の上に配置された基板層102(たとえば半導体)を備えたウェーハ101が提供される。工程404で、基板層102の上にマスキング領域108(フォトレジスタントエッチマスクなどの)が配置され、次に、工程406で、覆われていない基板層セクションが除去される。これにより、基板素子112が生成される。好都合には、マスキング領域108が除去されると、工程410で基板層102の下方の支持層104の一部が除去され、懸垂基板素子112’が形成される。] 図2 図3A 図3B 図3C 図3D 図3E 図3F 図3G 図3H 図3I
[0051] [0082] 次に、工程412で、たとえば酸化物層を成長させることにより、懸垂基板素子112’の上に絶縁体層116が配置される。工程414で、絶縁体層116の上にゲート層120(たとえば金属またはポリシリコン)が配置される。これにより、図3Aおよび3Bに示されている構造が生成される。横断面図3Aに示されているように、懸垂基板素子112’は、絶縁体層116によって覆われており、さらに外部ゲート層120によって覆われている(この外部ゲート層120は、図3Aに示されているようにウェーハ101全体を覆っている)。] 図3A
[0052] [0083] 流れ図400の工程416で、図3Cおよび3Dに示されているように、ゲート層120の上にマスキング領域108(たとえばフォトリソグラフィマスクなどの耐エッチ性マスキング領域)が配置される。好都合には、図3Dに示されているように、マスキング層108によって覆われるのはゲート層120の一部のみであり、たとえば懸垂基板素子112’の中心に近い部分のみである。流れ図400の工程418で、覆われていないゲート層120が除去され、それにより、図3Fに示されているように、下方の絶縁体層116が現れる。また、これにより、マスキング層108の下方にゲート領域305(ゲート層120の一部を備えている)が形成される。] 図3C 図3D 図3F
[0053] [0084] 次に、流れ図400の工程420で、任意選択により、図3Gおよび3Hに示されているように、基板層102にドーパント原子302がドープされ、ドープ領域304が形成される。本明細書において指摘されているように、適切な実施形態では、このドーピングは、軽いドーピングであっても、あるいは重いドーピングであってもよい。次に、流れ図400の工程422で、図3Iおよび3Jに示されているように、マスキング領域108が除去され、それにより、下方に位置している、ゲート層120の材料を備えたゲート領域305が現れる。] 図3G 図3I
[0054] [0085] 次に、工程424でトランジスタ素子306が除去される。本明細書において説明されているように、トランジスタ素子は、図3Kおよび3Lに示されているように、懸垂基板素子112’の上に1つまたは複数のマスキング領域108(たとえば耐エッチ性フォトリソグラフィマスク)を配置することによって除去することができる。次に、懸垂基板素子112’および/または基板層102の少なくとも一部が除去され(たとえばエッチングによって)、それにより、図3Mおよび3Nに示されているように、トランジスタ素子306が基板層102から分離される。図3Mおよび3Nに示されているように、トランジスタ素子306はマスキング領域108によって取り囲まれており、ウェーハ101から除去することができる。他の実施形態では、トランジスタ素子306は、トランジスタ素子306を単純に揺り動かすか、あるいは振動させることによって基板層102から除去することができ、あるいはそれらを基板層102から機械的に切断することによって除去することができる。図3Oおよび3Pに示されているように、トランジスタ素子306は、好都合には、ドープ領域304(たとえばソース領域およびドレイン領域はドープ半導体材料を備えている)、ならびに好都合には金属またはポリシリコンを備えたゲート領域(102/305)を備えている。] 図3K 図3M 図3O
[0055] [0086] さらに他の実施形態では、トランジスタ素子306を用意するための本発明の方法は、さらに、追加ドーピング段426を含むことができる。たとえば、図5A〜5Pを参照して流れ図400に示されているように、工程420における初期ドーピング(たとえば図5Aおよび5Bに示されている軽いドーピング302)、および後続する、工程422における、図5Dおよび5Cに示されているマスキング領域108の除去に引き続いて、図5Eおよび5Fに示されているように、ゲート領域305の上、ならびにゲート領域305に隣接する絶縁体層116の少なくとも一部の上に、追加マスキング領域が502が配置される。図5Fに示されているように、マスキング領域502は、隣接するドープ基板層102の少なくとも一部を覆うために、ゲート領域305を越えて延在している。] 図5A 図5B 図5C 図5D 図5E 図5F 図5G 図5H 図5I 図5J
[0056] [0087] 流れ図400の工程430で、図5Gおよび5Hに示されているように、基板層102にもう一度ドーパント原子504がドープされ、重くドープされた領域506が生成される。工程432で、図5Iおよび5Jに示されているようにマスキング領域502が除去されると、重くドープされた領域506および軽くドープされた領域304、ならびにゲート領域305が生成される。ドーピング段426に引き続いて、工程434で、本明細書において説明されているように、ドーパントの拡散および活性化を促進するために熱焼きなましを実施することができる。] 図5G 図5I
[0057] [0088]例示的実施形態では、上で説明した本発明の方法は、好都合には、1つまたは複数のトランジスタ素子を生成するために使用される。図5Pに示されているように、トランジスタ素子306は、好都合には、軽くドープされた(p−またはn−)領域304によって分離された、重くドープされた(n+またはp+)2つのセクション506を備えており、領域304の一部はゲート領域305によって覆われている。] 図5P
[0058] [0089] 流れ図400の工程420および430におけるn+またはp+ドーピングは、好都合にはイオン注入によって実施される。高エネルギーイオンが基板層102にドープされる。高温真空下でドナーイオン注入工程またはアクセプタイオン注入工程を実施することにより、ドナーイオンまたはアクセプタイオンを基板層の中に拡散させることができ、それにより半導体のためのドナーバンド準位またはアクセプタバンド準位が生成される。]
[0059] [0090]アクセプタ状態またはドナー状態は、好都合には、アクセプタイオンまたはドナーイオンをリアクタチャンバの中に注入し、リアクタチャンバの中で、基板層102の中に注入することができる十分な大きさのエネルギーにそれらを加速することによって注入される。この表面注入工程は、アクセプタイオンまたはドナーイオンが基板素子112’の表面に定着して基板素子112’の中に拡散することができるよう、基板素子112’に印加される1つまたは複数の加熱温度サイクルおよび冷却温度サイクルと平行して実施される。アクセプタイオンおよびドナーイオンが基板素子112’の中に概ね一様に拡散し、かつ、分布することにより、アクセプタ状態またはドナー状態に対する、明確で、矛盾のないバンド内エネルギー準位を設定することができる。]
[0060] [0091] 本発明の他の実施形態では、図6A〜6Bに示されているように、極めて多数のトランジスタ素子306の蒸着と、それに引き続く電気接続部へのこれらの接続に関連する問題の1つは、コンポーネントの位置の極めて小さいずれ、つまり不整列であっても、それらが最終的に電気接続される際に、電極と電極の間が短絡する可能性があることである。たとえば、図6Bに示されているように、適切に配置されたトランジスタ素子が適切な位置でソース電極、ゲート電極およびドレイン電極に接続されている間の上側または下側へのずれ、つまり不整列は、不適切な電極がトランジスタ素子306の様々なセクションに接続されることになるため、短絡の原因になる可能性がある。この問題を解決するために、本発明によれば、適切に配置されている場合に、下方に位置している接続部が現れ、また、不適切に配置されている場合は、エッチングすることができず、したがって電極に電気接続されないよう、選択的にエッチングすることができる基板素子を生成するための様々な方法が提供される。図7A〜7Eは、本発明の様々な方法によって用意される基板素子の選択的エッチングプロセスを示したものである。] 図6B
[0061] [0092] 他の実施形態では、図9A〜9Bの流れ図900および図8A〜8Lの略図に示されているように、本発明により、次に図7A〜7Eに示されている選択的エッチング方法に使用することができる基板素子を生成するための方法が提供される。選択的にエッチングするための基板素子を用意するための方法には、好都合には、上で説明した、流れ図400および図3A〜3Jに示されている懸垂基板素子112’を生成する工程が含まれている。] 図3A 図3B 図3C 図3D 図3E 図3F 図3G 図3H 図3I 図3J
[0062] [0093] 流れ図900に示されているように、工程902で、支持層104(たとえば半導体酸化物、半導体合金またはドープ半導体を備えた)の上に配置された基板層102(たとえば半導体を備えた)が提供される。工程904で、基板層102の上に1つまたは複数のマスキング領域108(たとえばフォトリソグラフィエッチマスク)が配置され、次に、工程906で、覆われていない基板層セクション110が除去される(たとえばエッチ除去される)。好都合には、工程908でマスキング領域が除去されると、次に、工程910で基板層102の下方の支持層104の少なくとも一部が除去され(たとえばエッチ除去され)、1つまたは複数の懸垂基板素子112’が形成される。]
[0063] [0094] 次に、流れ図900の工程912で、懸垂基板素子112’の上に絶縁体層116(たとえば酸化物)が配置され、次に、工程914で、絶縁体層116の上にゲート層120(たとえば金属またはポリシリコン)が配置される。これにより、図3Aおよび3Bに示されている構造が生成される。次に、流れ図900の工程916で、ゲート層120の上にマスキング領域108が配置される(図3Cおよび3Dの場合と同様に)。次に、工程918で、覆われていないゲート層120が除去され、それにより、図3Eおよび3Fに示されているようにゲート領域305が形成される。任意選択工程932で、本明細書において説明されているように、絶縁層116および基板層102に1つまたは複数のドーパント原子をドープすることができ、引き続いて、工程934で任意選択の熱焼きなましをすることができる。図3E〜3Fは、工程902〜918の結果として得られる構造を示したものである。工程920でマスキング領域108が除去されると、下方に位置している、図3Iおよび3Jに示されているゲート領域305が現れる(ドーピング302は任意選択工程であることに留意されたい)。] 図3A 図3C 図3E 図3F 図3I
[0064] [0095]図8A〜8Bを参照すると、図9Bの流れ図900の工程922で、ゲート領域305の上ならびに残りのウェーハ表面を覆っている絶縁体層116の上に保護層802が配置される。保護層802は、好都合には、ゲート、基板および/または絶縁体層の露出表面に形成される。保護層802の配置は、薄膜蒸着、プラズマまたは低圧(lp)化学蒸着(CVD)(lp-CVD)を始めとする任意の蒸着技法、成長技法、形成技法、層化技法または同様の技法を使用して実施することができる。通常、保護層802は、基板素子112’の他の層/部分と比較すると差別的に除去することができる層である。好都合には、保護層802は、基板素子112’の他の層/部分と比較すると差別的にエッチングすることができ、したがって保護層802は、適切なエッチング用試薬において、同じエッチング用試薬に露出された場合の基板素子112’の他の層/部分のエッチ速度より速いエッチ速度を有している。いずれか一方の層(たとえば802または116)を選択的にエッチングすることができ、もう一方の層を本質的に無傷で残すことができるよう、絶縁体層116と比較すると保護層802を差別的にエッチングすることができることは重要である。適切な実施形態では、保護層802は、Si3N4、SiO2またはAl2O3などの窒化物、酸化物または同様の材料を備えている。図8Bに示されているように、保護層802は、好都合には、ウェーハ101全体を覆っているが、保護層802は、必要に応じてウェーハの一部分のみを覆うことも可能である。] 図8A 図8B 図9B
[0065] [0096] 流れ図900の工程924で、図8Cおよび8Dに示されているように、保護層802の上に1つまたは複数のマスキング領域108(たとえばフォトリソグラフィエッチマスク)が配置される。図8Dに示されているように、好都合には、下方に位置している保護層802の少なくとも一部は、マスキング領域108によっては覆われない。次に、工程926で、覆われていない保護層セクションが除去され、図8Fに示されているように、基板層102のうちの絶縁体層116によって覆われたセクションが現れる。図8Fに示されているように、適切な実施形態では、基板層102(および基板素子112’)は、ドープ領域304を形成するためにドープすることができる(たとえば、本明細書において説明されているように、軽くドープすることができ、あるいは重くドープすることができる)。次に、工程928でマスキング領域108が除去される。次に、工程930で基板素子112’が除去される。本明細書において説明されているように、好都合には、基板素子112’は、図8G〜8Jに示されているように、基板素子の上にマスキング領域108を配置し、次に、基板素子を基板層102から分離するために基板素子および基板層102の一部を除去することによって除去される。他の実施形態では、基板素子112’は、本明細書において説明されている様々な他の方法を使用して除去することができる(たとえば機械的な切断)。図8Kおよび8Lに示されているように、除去に引き続いて、選択的にエッチングすることができる基板素子804が製造される。この基板素子804は、絶縁体層116によって取り囲まれた基板素子コア112(基板層102)を備えている。また、図8Lに示されているように、素子804は、好都合にはゲート領域120/305を備えている。本明細書において説明されているように、保護層802の一部を選択的に除去することにより、基板層/絶縁体層102/116のセクションが露出する(ドープ領域304を生成するためにこれらの領域も同じくドープすることができる)。しかしながら、素子804の残りの部分は保護層802によって覆われている。] 図8C 図8D 図8F 図8G 図8H 図8I 図8J 図8K 図8L
[0066] [0097] 本明細書において指摘されているように、選択的にエッチングすることができる基板素子804は、好都合には、図7A〜7Eに示されている方法に使用される。図7Aは、素子804の長さに沿った断面を示したもので、絶縁体層116によって取り囲まれた基板素子コア112が示されている。ゲート層/ゲートセクション120/305は、素子の中心の近くに存在している。また、保護層802は、素子804のほぼ全体を覆うことができるが、絶縁体層116のセクションは両端(702/704)で露出している。図7Bおよび7Cは、選択的にエッチングすることができる基板素子804の使用、および素子の不適切な配置による短絡を抑制し、あるいは除去するこれらの素子の能力を示している。ゲートエッチの使用を示している図7Bに示されているように、選択的にエッチングすることができる基板素子804が適切に配置されると、マスキング領域108は、ゲート領域305を除くすべての素子を覆うことになる。次に、エッチを使用して、ゲート層/領域120/305(たとえば金属)を覆っている保護層802(たとえば窒化物層)の一部が除去される。これにより、下方に位置しているゲート領域305が露出し、次に、これをゲート電極に電気接続することができる。それに対して、図7Cでは、不適切に配置されたワイヤは、図7Bに示されているパターンと同じパターンを使用してマスクされ、次に、保護層802を選択的に除去するためにエッチが実行されると、ゲート領域305が露出して現れる代わりに、下方に位置している絶縁体層116のみが現れる。したがってゲート電極への接続は確立されず、したがってこの選択的にエッチングすることができる基板素子804は、電気的に接続されることはないが、その代わりに回路が短絡する原因になることもない。素子804が1つのコンポーネントである電気回路は、誤った配置すなわち不整列によって素子804が電気接続されない状況が軽減される方法で設計することができる。たとえば、素子804を必要とする個々のノードでの素子804の複数の複製を許容するように回路を設計することができる。他の実施形態では、基板素子を紛失した場合、回路のサブセクションがスイッチオフされる、より高いレベルの冗長スキームを使用することができる。メモリ回路または論理回路の欠陥を処理するために広く使用されている冗長スキームなどの他の冗長スキームを使用することも可能である。] 図7A 図7B 図7C
[0067] [0098]図7Dに示されているように、エッチングの代わりにゲート領域305を露出させる場合、ゲート領域305をマスクし、かつ、絶縁体層116へのアクセスを可能にするために、選択的にエッチングすることができる基板素子804の上にマスキング領域108が配置される。素子が適切に配置されている場合、絶縁体層116を選択的にエッチすることによって(たとえば酸化物エッチ)絶縁体層116が除去され、それにより、下方に位置している基板素子112の部分が現れる。この部分は、適切な実施形態では、ドープされたソース領域および/またはドレイン領域であってもよい。それに対して、図7Eの場合のように、選択的にエッチングすることができる基板素子804が適切に配置されていない場合、マスキングにより、保護層802の露出したセクションが残される。したがって、絶縁体層116を選択的にエッチしても保護層802はエッチされず、したがって選択的にエッチングすることができる基板素子804への電気接続は実施されない。] 図7D 図7E
[0068] [0099] 他の実施形態では、本発明により、図10A〜10R、11A〜11Jおよび12A〜12Mの略図を参照して図13A〜13Bの流れ図1300に示されているように、1つまたは複数の基板素子を形成するための追加方法が提供される。流れ図1300の初期工程は、本明細書において上で説明した初期工程と同様である。たとえば、工程1302で、支持層104(たとえば半導体酸化物、半導体合金またはドープ半導体を備えた)の上に配置された基板層102(たとえば半導体層を備えた)が提供される。工程1304で、基板層102の上に1つまたは複数のマスキング領域108(たとえばフォトリソグラフィエッチマスク)が配置され、次に、工程1306で、覆われていない基板層セクション110が除去される(たとえばエッチ除去される)。適切な実施形態では、除去される、覆われていない基板セクション110の寸法は、基板素子112’の最終的な所望の長さより長さが短いことに留意されたい。図10A〜10Fを参照されたい。より短い初期基板セクションを使用することにより、HFガスを使用した、あるいは水を含んだ、または水を発生する他の化学薬品を使用した酸化物エッチング、ウェット洗浄、酸化物成長、酸化物蒸着または他の薄膜蒸着を始めとする処理の間、基板セクションのベンディングおよび/またはスティクションの抑制が促進される。ベンディングおよびスティクションは、使用される様々なエッチング用試薬の水含有量を修正することによっても抑制することができる。たとえば、エッチ(たとえばHFエッチ)中に存在する水蒸気の量を制御することにより、素子ベンディングおよび/またはスティクションを抑制することができる。] 図10A 図10B 図10C 図10D 図10E 図10F 図10G-10L 図10M-10R 図11A-11F 図11G-11J
[0069] [0100] 工程1308でマスキング領域が除去されると、次に、工程1310で、基板層102の下方の支持層104の少なくとも一部が除去され(たとえばエッチ除去され)、それにより1つまたは複数の懸垂基板セクション112が形成される。図10G〜10Hは、懸垂基板セクション112が形成された後のウェーハ101の上面図、ならびに平面1−1に沿った横断面図を示したものである。さらに、図10Hには、同じく、平面2−2に沿った、個々のウェーハセクションの右側に対する横断面図が示されている。断面2−2は、基板セクション/素子の長さに沿って取られている。図10Iおよび10Jに示されているように、本明細書において説明されているように、追加処理を実施して、たとえば薄い酸化物コーティングを蒸着させ、次に、それをエッチングすることによって基板セクション112の角を丸くすることができる。]
[0070] [0101] 次に、流れ図1300の工程1312で、懸垂基板セクション112の上に絶縁体層116(たとえば酸化物)が配置され(図10Kおよび10L参照)、次に、工程1314で、絶縁体層116の上にゲート層120(たとえば金属またはポリシリコン)が配置される(図10Mおよび10N参照)。次に、流れ図1300の工程1316で、ゲート層120の上にマスキング領域108が配置される(図10Oおよび10Pのように)。次に、工程1318で、覆われていないゲート層120が除去され、それにより、図10Qおよび10Rに示されているように、ゲート領域120/305が形成される。図10Rから分かるように、覆われていないゲート層120を除去することにより(たとえばエッチングによって除去することにより)、マスキング領域108の下方のゲート材料の一部を除去することができ、事実上、マスキング領域108よりもゲート領域305の方が小さくなる。]
[0071] [0102]任意選択工程1342で、本明細書において説明されているように、また、図11A〜11Bに示されているように、絶縁層116および基板層102に1つまたは複数のドーパント原子304をドープすることができる。好都合には、ドーパント原子は、図11A〜11Bに示されているように、基板の表面に対して約30°〜80°の間、たとえば約30°〜60°の間の角度、あるいは表面に対して約45°で提供される。一定の角度でドーピングすることにより、懸垂基板セクション112’のすべての表面へのドーパント原子の蒸着が促進される。本明細書において説明されているように、次に、ドーピングに引き続いて熱焼きなまし工程1344を実施することができる。工程1320でマスキング領域108が除去されると、図11Cおよび11Dに示されているように、下方に位置しているゲート領域305が現れる。図11Dに示されている長さ方向の断面(2−2)は、基板セクション112(基板層102)のうちのマスキング領域108によって覆われた部分は、ドーパントが加えられてもドープされないことを示している。]
[0072] [0103] 次に、図13Bの流れ図1300の工程1322で絶縁体層116が除去され(たとえばエッチ除去され)、それにより基板層102が現れる。図11Eおよび11Fに示されているように、ゲート領域305の下方に位置していた絶縁体層116は除去されていない。次に、工程1324で、ウェーハの上に保護層802、たとえば窒化物層が配置される。図11G〜11Hに示されているように、保護層802は、ゲート領域305および基板層102を含む、ウェーハ101の露出したすべての表面を覆っている。次に、工程1326で、少なくともゲート領域305を覆うために、保護層802の上にマスキング領域108が配置される。図11Jに示されているように、好都合には保護層1102のセクションは覆われていない。次に、工程1328で、覆われていないこれらの保護層セクション1102、ならびに下方に位置している基板層102が除去される(たとえばエッチ除去される)。図12Aに示されているように、これにより、支持層104が露出し、最終基板素子112’の総合長が画定される。] 図13B
[0073] [0104] 工程1330でマスキング領域108が除去され、次に、工程1332で、ゲート領域305の上に後続するマスキング領域108が配置される。図12Dに示されているように、このマスキング領域108も、ゲート領域305の頂部に存在している保護層802を覆っている。次に、工程1334で、覆われていない、マスキング領域108の外側の保護層802が次いで除去される(たとえばエッチ除去される)。図12Fに示されているように、これにより、基板素子112の下方の基板層102が、基板素子112の長さ全体にわたって露出する。工程1336におけるマスキング領域108の除去に引き続いて、工程1338で、基板層102の下方の支持層104の少なくとも一部が除去され、それにより、本明細書において説明されているように、懸垂基板素子112’が形成される。図12Hに示されているように、懸垂基板素子112’は、絶縁体層116を覆っているゲート領域305を備えており、これらはいずれも保護層802によって覆われている。次に、工程1340で基板素子112’が除去される。図12I〜12Mに示されているように、この除去プロセスには、好都合には、マスキング領域を配置し、次に、基板素子112’を除去するためにエッチングする工程が含まれている。ウェーハ101から素子が除去されると、次にマスキング領域108が除去され、図12Mに示されているように、これで本明細書において説明されている様々な用途に利用することができる基板素子112’が残される。適切な実施形態では、使用に先立って、ゲート領域305を露出させ、電極への電気接続を可能にするために、保護層802が基板素子112’から除去される。本明細書において指摘されているように、例示的実施形態では、ソースまたはドレイン領域304を形成するために基板層102をドープすることができる。]
[0074] [0105] 他の実施形態では、本発明により、非導電層、たとえば誘電体を使用して基板素子をカプセル封じするための方法が提供される。本明細書において説明されているように、適切な実施形態では、基板素子は、ゲート領域ならびにドープセクション(ソース領域およびドレイン領域などの重くドープされた領域および軽くドープされた領域の両方を含む)を備えることができる。好都合には、ゲート領域が形成され(たとえばリソグラフィおよびエッチングを使用して)、また、ドープ領域が生成され、かつ、焼きなましされると、依然としてウェーハ101上に存在している間に、基板素子(たとえばトランジスタ)の外側に非導電層が加えられる。]
[0075] [0106]例示的実施形態では、非導電層は、それらに限定されないが、SiO2層、Si3N4層またはAl2O3層などの誘電材料の低温成膜(層間誘電体蒸着工程に類似している)によって配置することができる。他の実施形態では、非導電層は、半導体(たとえばSi)を酸化させることによって、あるいは当分野で知られている技法を使用して有機絶縁体を蒸着させることによって形成することができる。]
[0076] [0107] この非導電層は、基板素子のすべての表面全体にわたって一様に蒸着させることができ、あるいはゲート電極からの電気伝導(たとえばゲート短絡)から保護する必要がある領域全体に優先的に蒸着させることができる。例示的実施形態では、図5Q〜5Zに示されているように、最初に、基板素子の上全体に非導電層520を配置することができる。図5Qおよび5Rは、重くドープされた領域506および軽くドープされた領域304を備えた基板素子120ならびにゲート領域305の図5Iおよび5Jに示されている構造と同じ構造を示したものである。次に、図5Sおよび5Tに示されているように、素子およびウェーハの上全体に非導電層520が配置される。例示的実施形態では、SiO2非導電層、Si3N4非導電層またはAl2O3非導電層が配置される。次に、図5Uおよび5Vに示されているように、基板素子120の末端部分がマスクされ、それにより、露出した、構造の中央部分(つまりゲート領域305)を覆っており、かつ、ソース領域およびドレイン領域を覆っている非導電層が残される。次に、図5Wおよび5Xでは、非導電層がエッチングされ、それにより、下方に位置しているゲート領域120/305が現れるが、ドープされたドレイン領域およびソース領域(304および506)を含む基板素子120の末端は、非導電層520によって保護された状態を維持している。図5Yおよび5Zに示されているように、後続するウェーハ101からの基板素子120の除去(たとえば、本明細書において説明されているエッチングまたは機械的な切断による除去)により、ゲート領域120/305は覆われていないが、素子の両端(たとえばドープされたソースおよびドレイン)が非導電層520によって保護された保護トランジスタ素子522が得られる。] 図5I 図5Q 図5R 図5S 図5T 図5U 図5V 図5W 図5X 図5Y
[0077] [0108]基板素子(たとえばナノワイヤまたはトランジスタ)の最終的な長さは、最終用途における接触基板のリソグラフィのための線および空間の最小寸法によって決まることがしばしばであるため、基板素子(たとえばトランジスタ)の少なくとも一部の上に非導電層を使用することにより、より短い素子/ナノワイヤ/トランジスタを生成することができる。たとえば、整合接触長(matching contact length)および最小寸法を有するためには、必要な素子(たとえばナノワイヤまたはトランジスタ)は、通常、最小幾何構造の約5倍である。したがって、たとえば2μmの最小フィーチャの場合、基板素子の総合長を約10μmにしなければならず、1.5μmのフィーチャの場合、素子は、約7.5μmの長さにしなければならず、1μmのフィーチャの場合、素子は、約5μmの長さにしなければならず、等々である。この構成におけるゲート短絡を予め排除するためには、ゲート領域の長さを最小フィーチャサイズより短くするか、あるいは他の差別的接触スキーム(differential contacting schemes)を使用しなければならない。非導電層520を使用することにより、ソース領域およびドレイン領域を保護することができ、それにより、より短い基板素子(ナノワイヤ、トランジスタ、等々)を生成することができる。]
[0078] [0109] 他の実施形態では、図14A〜14Rの略図および図15の流れ図1500に示されているように、本発明により、1つまたは複数の基板素子を形成するための方法であって、懸垂基板素子の製造を利用していない方法が提供される。流れ図1500に示されているように、この方法は、上で説明した方法と同様の方法で開始される。工程1502で、支持層104(たとえば半導体酸化物、半導体合金またはドープ半導体を備えた)の上に配置された基板層102(たとえば半導体層を備えた)が提供される。工程1504で、基板層102の上に1つまたは複数のマスキング領域108(たとえばフォトリソグラフィエッチマスク)が配置され、次に、工程1506で、基板素子112を生成するために、覆われていない基板層セクション110が除去される(たとえばエッチ除去される)(図14A〜14F参照)。] 図14A 図14B 図14C 図14D 図14E 図14F 図14G 図14H 図14I 図14J
[0079] [0110] 次に、工程1508でマスキング領域108が除去される。この時点では、下方に位置している支持層104の一部を除去するのではなく、ここでは、工程1510で基板素子112がさらに処理される。本明細書において説明されているように、他の処理には、たとえば図14Iおよび14Jに示されているように、たとえば基板素子112の角を丸くする工程を含むことができる。また、処理には、さらに、図14Kおよび14Lに示されているように、基板素子112の上に絶縁体層116を蒸着させる工程を含むことも可能である。基板素子112(および基板層102)の上に成長した酸化物層を絶縁体層116が備えている実施形態の場合、酸化物は、図14Kおよび14Lに示されているように、基板層の表面にのみ蒸着される。図14Lから分かるように、基板層102の露出表面のみ、具体的には基板素子112の露出表面のみが絶縁体層116を備えている。したがって、図14Lに示されているように、基板素子112の表面は、依然として支持層104の上に配置されており、したがって絶縁体層を備えていない。] 図14I 図14K 図14L
[0080] [0111] 本明細書において説明されているように、また、図14Mおよび14Nに示されているように、絶縁体層の上にゲート層120を配置することも可能である。他の実施形態では、本明細書において開示されているように、追加処理を実施することができる。たとえば、様々なドーピング原子を使用して基板素子112をドープすることができ、また、窒化物層などの追加保護層を加えることも可能であり、また、本明細書において説明されているように、ゲート領域を生成することも可能である。] 図14M
[0081] [0112] 次に、工程1512で基板素子112が除去される。本明細書において説明されているように、また、図14Oおよび14Pに示されているように、基板素子112の下方の支持層104の少なくとも一部を除去することができ、それにより、ウェーハ101から除去することができる懸垂基板素子が生成される。たとえば、素子は、懸垂基板素子の上に1つまたは複数のマスキング領域108を配置し、次に、懸垂基板素子および/または基板層の少なくとも一部を除去することによって除去することができ、それにより懸垂基板素子を基板層から分離することができる。他の実施形態では、基板素子を基板層から分離するために、基板素子を機械的に切断することによって、あるいは他の適切な任意の方法によって基板素子112を支持層104から除去することができる。図14Qに示されているように、基板素子112’は、素子のほぼ全体を覆っている絶縁体層116およびゲート層120を備えることができる。] 図14O 図14Q
[0082] [0113] さらに他の実施形態では、図16A〜16Dに示されているように、本発明により、接続に先立ってダイが最終的にどのように配向されるかには無関係に電気接続することができ、たとえば前向き、後向き、上向き、等々に無関係に電気接続することができる二次元回路を生成するための方法(および回路自体)が提供される。図16Aに示されているように、二次元ダイ1602は、好都合には1つまたは複数の回路素子1604を備えており、回路素子1604の各々は、2つの冗長端子を有している(図に示されているようにa、a;b、b;c、c;およびd、d)。たとえば、図16Aに示されているように、二次元ダイ1602は、1個または複数個(たとえば2個、4個、10個、20個、50個、100個、等々)の回路素子1604を備えることができる。図16Bに示されているように、二次元ダイ1602を蒸着させている間、図16Aと比較するとダイの頂部および底部が反転するよう、ダイを回転させることができる。図16Cでは、ダイ(元のダイA)がフリップされており、したがってダイの背面が今度はページの平面に面している。図16Dでは、ダイ(元のダイA)がフリップされ、かつ、回転されており、したがってダイは上下および左右が逆になっている。しかしながら、端子1606の他の冗長性および配置のため、回路は、以下で説明されているように、依然として電気接続することができる。] 図16A 図16B 図16C 図16D
[0083] [0114] 適切な実施形態では、端子1606の各々は、他の端子(または同じ電気接続線に沿った端子と比較して少なくとも差別的に除去することができる端子)と比較して差別的除去特性を有する材料(たとえば差別的にエッチングすることができる、つまり選択的に除去することができる材料)によって覆われている。たとえば、端子「a」は、絶縁体材料(たとえば酸化物)によって覆うことができ、一方、端子「b」は、何らかの他の保護層(窒化物などの)によって覆われる。図16A〜16Dでは、電極1608は、「a」端子のための接続を表しており、電極1610は、「c」端子のための接続を表しており、電極1612は、「d」端子のための接続を表しており、また、電極1614は、「b」端子のための接続を表している。]
[0084] [0115]短絡または他の機能不全を回避するためには、適切な端子を適切な電極に接続しなければならないため、本発明によれば、適切な電極のみが適切な端子に取り付けられることを保証するための方法が提供される。例示的実施形態では、電極1610、1612および1614の位置が覆われ、電極1608の位置はマスクされないよう、二次元ダイの上方にマスキング領域(たとえばフォトリソグラフィマスク)が配置される。次に、端子「a」が選択的にエッチされ、それにより端子を覆っている材料が除去されて電気接続が可能になり、一方、端子bを覆っている材料は除去されない。二次元ダイ1602の配向(A、B、CまたはDにおける配向)には無関係に、少なくとも端子「a」は、常に、ダイの上側の部分に位置しており、したがって電極1608が接続される位置に存在している(図16Cおよび16Dでは、接続はダイの背面を介して実施されることになる)。端子aを覆っている、選択的に除去することができる材料が除去されると、次に、マスキング領域が除去され、端子が電気接続される。次に、後続するマスクが加えられ、今度は、開放された電極1610の位置が残される。次に、端子cの上方の、選択的に除去することができる材料が除去されて端子cが露出し、次に電極1610を接続することができる。次に、同様の方法を使用して、端子dおよびbをマスクし、露出させて、次に、それぞれ端子1612および1614が接続される。追加実施形態では、端子を覆っている材料が既に選択的に除去されているプロセスの終了時に、すべての端子を電気接続することも可能である。端子aの場合、冗長端子を使用することにより、ダイの配向に無関係にダイを電気接続することができる(図16A〜16D)。これは、事実上、フリップおよび/または180度回転されても、基板素子(ダイ)が間違いなく適切に接続される設計を形成している。ダイは、前面または背面から接続することができるため、ダイの前側と後側の間の、接続点a、b、cおよびdの位置にビアまたは他の導電経路を生成しなければならないことに留意されたい。] 図16C
[0085] [0116] 他の実施形態では、図18の流れ図1800を参照して図17A〜17Nに示されているように、本発明により、支持部材を利用して1つまたは複数の基板素子を形成するための追加方法が提供される。図17A〜17Kの略図では、ページの下半分の図(たとえば図17B、17D、17F、17H、17Jおよび17L)は、本明細書全体を通して説明されている処理の間のウェーハ101の上面図を示している。ページの上半分の図(たとえば図17A、17C、17E、17G、17Iおよび17K)は、ウェーハ101の様々な層に沿った横断面図を示している。ページの下半分に示されている二重ヘッド矢印(1−1)は、ページの上半分に示されているウェーハ101に沿った横断面図の位置および方向を示している。] 図17A 図17B 図17C 図17D 図17E 図17F 図17G 図17H 図17I 図17J
[0086] [0117] 流れ図1800および図17A〜17Bに示されているように、工程1802で、支持層104の上に配置された基板層102を備えたウェーハ101が提供される。本明細書において説明されているように、必ずしもその必要はないが、好都合には、基板層102は支持層104を完全に覆っている。支持層および基板層の厚さおよび寸法は、本明細書において説明されている。本明細書全体を通して詳細に説明されているように、好都合には、基板層102および支持層104は、差別的に除去することができる。基板層102および支持層104として使用するための例示的物質は、本明細書全体を通して説明されている。例示的実施形態では、基板層102は半導体(たとえばSi)を備えており、また、支持層104は、半導体酸化物(たとえばSiO2)、半導体合金(たとえばSiGe)、ドープ半導体(たとえばドープSi)またはポリシリコンを備えている。] 図17A 図17B
[0087] [0118] 流れ図1800の工程1804で、図17C〜17Dに示されているように、基板層102の少なくとも一部を覆うために、基板層102の上に1つまたは複数のマスキング領域108が配置される。マスキング領域108(たとえばフォトリソグラフィマスク)として使用するための例示的材料は、本明細書において説明されており、さもなければ当分野で知られている。流れ図1800の工程1806で、覆われていない基板層セクション110が除去される。これにより、図17E〜17Fに示されているように、マスキング領域の下方に基板セクション112が生成される。基板セクション112は、依然として、取付けポイント111でいずれか一方または両方の末端で基板層102に接続されている。図17Eに示されているように、覆われていない基板層セクション110を除去することにより、支持層セクション1702が現れる。本明細書において説明されているように、基板層102および支持層104は差別的に除去することができるため、基板層102を除去しても、下方に位置している支持層104の完全性には実質的に影響を及ぼさない。] 図17C 図17D 図17E 図17F
[0088] [0119] 流れ図1800の工程1808で、好都合にはマスキング領域108が除去される。次に、流れ図1800の工程1810で、基板層102、基板セクション112および支持層セクション1702の上に1つまたは複数のマスキング領域108が配置される。図17Gおよび17Hに示されているように、工程1808で配置されるマスキング領域108は、好都合には基板セクション112の少なくとも一部を覆い、かつ、側面基板セクション112である支持層セクション1702の上方のボイドを充填する。例示的実施形態では、任意の配向を使用することも可能であるが、マスキング領域108のセクションは、ウェーハ101と、基板セクション112に対して実質的に直角の方向に交差している。例示的実施形態では、基板セクション112の複数のセクションを覆うために、図17Hに示されているように複数個(たとえば3個、4個、5個、6個、7個、8個、9個、10個、20個、等々)のマスキング領域108が配置される。] 図17G 図17H
[0089] [0120] 工程1812で、基板層102の下方の支持層104の少なくとも一部が除去され、それにより1つまたは複数の基板素子112”が形成される。基板素子112”は、図17Iおよび17Jに示されているように、1つまたは複数の支持部材1704によって支持されている。マスキング領域108を使用して基板セクション112および支持層セクション1702の少なくとも一部を覆うことにより、除去している間(たとえば、本明細書において説明されているエッチングの間)、マスクされた領域が保護される。したがって、基板セクション112の下方の支持層104の除去は、セクションのほとんどの長さにわたって継続して実施することができるが、マスキング領域108によってマスクされる領域は、直接高速で除去することはできない。] 図17I
[0090] [0121] たとえば、エッチング用試薬(たとえば等方性エッチング用試薬)を使用して、マスキング領域108によって保護されている領域の支持層104を除去する場合、このエッチング用試薬は、基板セクション112の下方の材料を除去することはできない(あるいは高速で材料を除去することはできない)。これにより、エッチング用試薬が到達することができない(あるいはエッチングの速度がマスクされていない領域におけるエッチングの速度より遅かった)マスキング領域108の下方に支持部材1704が生成される。支持部材1704は、支持層材料104を備えており、基板素子112”の下方に一種の柱またはポストを形成している。図17Kおよび17Lに示されているように、マスキング領域108の除去に引き続いて、図17Lに示されているように、基板素子112”が、支持部材2004によって、基板素子112”の長さに沿って支持される(点線は、基板素子112”の下方の支持部材1704を示している)。図17Nは、図17Mの基板素子112”および支持部材1704の拡大図を示したものである。基板素子112”の支持に役立てるために、任意の数の支持部材1704を形成することができることに留意されたい。] 図17K 図17L
[0091] [0122] 本明細書において説明されているように、マスキング領域108の配置には、好都合には、フォトリソグラフィマスクなどの耐エッチ性マスキング領域を配置する工程が含まれている。次に、好都合には、覆われていない基板層セクションが、基板層セクションが主として基板層102の平面に対して直角の方向にのみ除去されるよう、異方性エッチングなどのエッチングによって除去される。本明細書において説明されているように、基板層102の下方の支持層の一部の除去には、好都合には、エッチングの速度がすべての方向に対して同じであるか、あるいは実質的に同じである等方性エッチングが含まれている。しかしながら、マスキング領域108は基板層セクション112のセクションを覆っているため、これらの覆われた基板層セクションの下方の支持層104は、実質的にエッチ除去されず、したがって支持部材1704が形成される。]
[0092] [0123] 流れ図1800の工程1814で、基板素子112”がウェーハ101から除去される。本明細書において説明されているように、工程1814では、様々な方法を使用して基板素子112”をウェーハ101から除去することができる。たとえば、適切な実施形態では、工程1814における除去には、最初に、基板素子112”の上に1つまたは複数のマスキング領域108を配置する工程が含まれている。次に、基板素子112”および/または基板層102の少なくとも一部が除去され、それにより、本明細書において説明されているように、基板素子112”が基板層102から分離される。基板素子112”/基板層102が除去されると、下方の支持層104が現れる。次に、基板素子112”がマスキング領域108によって取り囲まれ、この構造全体をウェーハ101から除去することができる。代替実施形態では、マスキング領域108が除去されるまで基板素子112”およびマスキング領域108をウェーハ101の上に残しておくことができる。マスキング領域108が除去されると(たとえば溶解されると)、個別の構造として基板素子112”が残される。本明細書全体を通して説明されているように、マスキング領域108は、好都合には耐エッチ性のフォトリソグラフィマスクである。基板112”および/または基板層102の一部の除去は、好都合には、本明細書において説明されている様々な技法を使用したエッチングによって実施される。適切な実施形態では、基板素子112”の末端で「切断」が実施されるよう、主として基板層の平面に対して直角の方向におけるエッチングによって基板素子112”が基板層102から除去されるよう、異方性エッチングが使用される。他の実施形態では、本明細書において説明されているように、基板素子112”を単純に揺り動かすか、あるいは振動させることによって基板素子112”を基板層102から除去することができ(また、それにより、それらが支持部材1704から分離される)、あるいは機械的な切断、鋸引き、あるいは基板層102から素子を分離させることによって基板素子112”を基板層102から除去することができる。]
[0093] [0124] また、基板素子112"の除去は、図19A〜19Eに示されているように実施することも可能である。図19Bは、図19Aからの除去に先立つ基板素子112"の拡大図を示したものである。図19Cに示されているように、基板素子112"のセクションの下方に、隣接する支持部材1704の間に懸垂された一時支持物1902を配置することができる。例示的実施形態では、これらの一時支持物は、支持部材1704と比較すると差別的にエッチングすることができる材料を備えている。たとえば、図19Dに示されているように、一時支持物1902は、支持部材1704が除去されても(たとえばエッチ除去されても)これらの支持物が残るよう、フォトリソグラフィマスク材料から用意することができる。次に、一時支持物1902を除去することができ、それにより、図19Eに示されているような支持素子112"が得られる。]
[0094] [0125]素子112"の下方に1つまたは複数の支持部材1704を形成することにより、流れ図1800の工程1816に示されているように、依然としてウェーハ101の上に存在している間に、素子に対する追加安定性を維持しつつ素子をさらに処理することができる。基板素子112"は、隣接する支持部材1704(つまり基板素子112"の長さに沿って互いに隣り合っている部材)の間に懸垂されているため、素子の1つの表面(たとえば頂面、底面または1つの側面)に対して処理を実施することができ、あるいは、好都合には、基板素子112"の下方が切り取られると、すべての表面が露出するため、すべての表面に対して同時に処理を実施することができる。しかしながら、支持部材1704を使用することにより、処理中に生じる、基板素子のサッギングまたはベンディングなどの問題の一部が抑制され、したがって支持層104および/または互いの接触が抑制される。支持部材1704を使用することにより、処理中に遭遇する問題を抑制し、あるいは除去することができるため、より長いワイヤを処理することができ、また、より緊密に間隔を隔てたワイヤを備えたアレイを製造することができる。]
[0095] [0126]後続する処理には、本明細書において説明されているように、基板素子112"の上に絶縁体層116(たとえば酸化ケイ素などの酸化物層)を配置する工程を含むことができる。また、他の処理には、本明細書全体を通して説明されているように、絶縁体層116の上にゲート層120を形成する工程を含むことも可能である。好都合には、ゲート層120は、金属またはポリシリコン層あるいは同様の導電性材料である。ゲート層120として使用するための例示的金属には、それらに限定されないが、パラジウム(Pd)、イリジウム(Ir)、ニッケル(Ni)、白金(Pt)、金(Au)、ルテニウム(Ru)、コバルト(Co)、タングステン(W)、テルル(Te)、レニウム(Re)、モリブデン(Mo)、鉄白金合金(FePt)、窒化タンタル(TaN)、等々がある。また、他の処理には、本明細書において説明されているように、基板素子112"をドーピングする工程、ならびに本明細書において説明されているように、窒化物層および他の非導電層などの様々な保護層802を配置する工程を含むことができる。]
[0096] [0127] 他の実施形態では、本発明により、基板の上方に懸垂されたナノワイヤ(ならびにトランジスタ)であって、ナノワイヤおよび基板と接触している1つまたは複数の支持部材1704を備えたナノワイヤ(ならびにトランジスタ)が提供される。好都合には、ナノワイヤおよびトランジスタは、Siなどの半導体を備えており、また、支持部材はSiO2を備えており、基板はSiを備えている。例示的実施形態では、ナノワイヤは、ナノワイヤまたはトランジスタを基板の上方に支持し、尚かつナノワイヤのセクションの懸垂を許容し、したがってナノワイヤのセクションの処理を可能にする2個またはそれ以上(たとえば3個、4個、5個、6個、7個、8個、9個、10個、等々)の支持部材1704を備えている。]
[0097] [0128] さらに他の実施形態では、図24A〜24Nおよび図25A〜25Hを参照して図23A〜23Bの流れ図2300に示されているように、本発明により、1つまたは複数の基板素子を形成するための追加方法が提供される。図24A〜24Nおよび図25A〜25Hの略図では、ページの下半分の図は、説明されている処理の間のウェーハ101の上面図を示している。ページの上半分の図は、平面1−1におけるウェーハ101の様々な層に沿った横断面図を示している。] 図23A 図23B 図24A 図24B 図24C 図24D 図24E 図24F 図24G 図24H
[0098] [0129] 流れ図2300の工程2302で、図24Aおよび24Bに示されているように、基板層102の上に配置されたマスキング層2402が提供される。次に、工程2304で、図24Cおよび24Dに示されているように、マスキング層2402の少なくとも一部を覆うために、マスキング層2402の上に1つまたは複数のマスキング領域108が配置される。次に、工程2306で、覆われていない1つまたは複数のマスキング層セクション2406が除去され、次に、工程2308で、覆われていない1つまたは複数の基板層セクションが除去される(マスキング層セクションの除去によってそれらが露出したため)。図24Eおよび24Fに示されているように、これにより基板素子112が生成される。] 図24A 図24C 図24E
[0099] [0130] 次に、工程2310で、マスキング層2402および基板層102の上に保護層2408が配置される。この保護層2408は、図24Gおよび24Hに示されているように、同じく基板素子112の側面を覆っている。流れ図2300の工程2312で、保護層2408の少なくとも一部が除去される。図24Iおよび24Jに示されているように、好都合には、これには、保護層2408をウェーハ101の水平方向の表面から除去し(たとえば垂直方向のエッチを使用して)、一方、基板素子112の側面を覆っている保護層2408を残す工程が含まれている。] 図24G 図24I
[0100] [0131] 流れ図2300の工程2314で、好都合には基板層102の少なくとも一部を除去することによって懸垂基板素子が生成され、それにより1つまたは複数の懸垂基板素子112’が形成される。懸垂基板素子112’は、図24Kおよび24Lに示されているように、基板層102に取り付けられた状態を維持する。] 図24K
[0101] [0132]好都合には、次に、工程2316で保護層2408が除去され、図24Mおよび24Nに示されているような懸垂基板素子112’が得られる。次に、工程2318で懸垂基板素子112’を処理することができ、最後に、工程2320で基板素子をウェーハ101から除去することができる。] 図24M
[0102] [0133]好都合には、基板層102は半導体(たとえばSi)を備えており、また、マスキング層2402は半導体酸化物(たとえばSiO2)を備えている。本明細書において説明されているように、フォトリソグラフィマスクは、好都合にはマスキング領域108として使用されている。マスキング層2402および基板層102の一部の除去には、好都合にはエッチングが含まれている。図24Eおよび24Fに示されているように、好都合には初期エッチングは異方性エッチングであり、したがって基板(たとえばSi)は、垂直方向に除去される。] 図24E
[0103] [0134] 適切な実施形態では、保護層2408はSiO2などの酸化物層である。図24Iおよび24Jに示されているように、最初に、たとえば異方性エッチ(たとえば垂直方向の酸化物エッチ)を使用して保護層2408の一部が除去される。次に、図24Kおよび24Lに示されているように、別の異方性エッチを実施して、基板層102の一部を垂直方向に除去することができ、引き続いて基板102が等方性エッチされ、それにより基板セクション112の下方が切り取られ、それにより懸垂基板素子112’が生成される。] 図24I 図24K
[0104] [0135]後続する処理には、本明細書において説明されているように、懸垂基板素子112’の上に絶縁体層(たとえば酸化ケイ素などの酸化物層)を配置する工程を含むことができる。また、他の処理には、本明細書全体を通して説明されているように、絶縁体層の上にゲート層を形成する工程を含むことも可能である。好都合には、ゲート層は、金属またはポリシリコン層あるいは同様の導電性材料である。ゲート層として使用するための例示的金属には、それらに限定されないが、パラジウム(Pd)、イリジウム(Ir)、ニッケル(Ni)、白金(Pt)、金(Au)、ルテニウム(Ru)、コバルト(Co)、タングステン(W)、テルル(Te)、レニウム(Re)、モリブデン(Mo)、鉄白金合金(FePt)、窒化タンタル(TaN)、等々がある。また、他の処理には、本明細書において説明されているように、懸垂基板素子112’をドーピングする工程、ならびに本明細書において説明されているように、窒化物層および他の非導電層などの様々な保護層を配置する工程を含むことができる。]
[0105] [0136]懸垂基板素子112’を除去するための方法は、本明細書において説明されており、マスキング方法およびエッチング方法、ならびに機械的な切断および超音波処理の使用が含まれている。]
[0106] [0137] 他の実施形態では、図24Aおよび24Bに示されているように、基板102は、第2のセクション2404を備えることができる。適切な実施形態では、基板102は、p−ドープ半導体層(たとえばp-ドープSi)および第2の基板セクション2404は、n−ドープ半導体層(たとえばn-ドープSi)である(追加実施形態では、基板102がn-ドープ半導体層であり、また、第2のセクション2404がp-ドープ半導体層であってもよい)。基板102および第2の基板セクション2404は、2つの全く異なるセクションとして示されているが、適切な実施形態では、それらは、互いに別様にドープされた1つのセクションを単純に備えた同じ基板であってもよいことに留意されたい。] 図24A
[0107] [0138]図25A〜25Hに示されているように、上で説明した方法を使用して、基板層102、および第2の基板セクション2404の一部をマスクし、かつ、エッチすることができ、引き続いて保護層2408(たとえば酸化物)を蒸着させることができる(つまり流れ図2300の工程2302〜2310)。保護層2408の一部が除去され、引き続いて第2の基板セクション2404の一部が除去されると、図25Cおよび25Dに示されている構造が生成され、基板セクション112の下方の第2の基板セクション2404が露出する。次に、基板セクション112の下方の第2の基板セクション2404を除去することができ(たとえばエッチングによって)、それにより、図25Eおよび25Fに示されているような懸垂基板セクション112’が生成される。次に、保護層2408を除去することができ、それにより、図25Gおよび25Hに示されているような懸垂基板素子112’が得られる。好都合には、次に、懸垂基板素子112’を処理することができ、最後に、本明細書において説明されているようにウェーハ101から除去される。適切な実施形態では、基板層102は、厚さが約50nmから約500nmまで(たとえば約100nm、約200nm、約200nm、約400nm、等々)のp−ドープSi層であり、一方、第2の基板セクション2404は、厚さが約50μmから約1000μmまでのn−ドープSi層である。] 図25A 図25B 図25C 図25D 図25E 図25F 図25G 図25H
[0108] [0139] さらに他の実施形態では、本発明により、図26A〜26ABの略図を参照して図27の流れ図2700に示されているように、1つまたは複数の横方向の支持タブを利用して1つまたは複数の基板素子を形成するための方法が提供される。図26A〜26ABの略図では、ページの下半分の図は、本明細書全体を通して説明されている処理の間のウェーハ101の上面図を示している。上半分の図は、1−1平面に沿ったウェーハ101の様々な層の略横断面図を示している。] 図26A 図26AA 図26AB 図26B 図26C 図26D 図26E 図26F 図26G 図26H
[0109] [0140] 流れ図2700に示されているように、工程2702で、図27Aおよび27Bに示されているように、支持層104の上の基板層102(また、任意選択により、支持プラットフォーム106を備えている)が提供される。本明細書において説明されているように、好都合には、基板層102および支持層104は差別的に除去することができる。基板層102を使用するための例示的材料には、Si、等々などの半導体がある。例示的支持層104には、半導体酸化物、半導体合金、ドープ半導体および本明細書において説明されている他の材料がある。] 図27A
[0110] [0141] 流れ図2700の工程2704で、基板層102の少なくとも一部を覆うために、基板層102の上にフォトリソグラフィマスクなどの1つまたは複数のマスキング領域108が配置される。図26Cおよび26Dに示されているように、マスキング領域108は、好都合には、最終的に基板素子112になる領域をマスクするためだけではなく、最終的に横方向の支持タブ2604を形成することになる基板102の領域を保護するような方法でマスキングセクション2602が配置されるように配置される。次に、工程2706で、図26Eおよび26Fに示されているように、覆われていない基板層セクションが除去され、それにより基板素子112および横方向の支持タブ2604が生成される。図26Eおよび26Fに示されているように、任意の数の横方向の支持タブ2604を形成することができる。このようなタブにより、懸垂基板素子112’を形成している間、ならびに懸垂基板素子112’をさらに処理している間、横方向のベンディング/バックリングまたは他の運動を制限することによって、また、ウェーハ101の平面内のベンディング/バックリング/運動を制限することによって追加支持が提供される。図26Dに示されているように、最終的にゲート領域(120/305)になる基板素子112のセクションは、この領域には横方向の支持物を全く有していないため、このセクションにおける他の処理を可能にしている。] 図26C 図26D 図26E
[0111] [0142] 工程2708で、好都合にはマスキング領域108が除去される。次に、流れ図2700の工程2710で、基板層102の下方の支持層104の一部が除去され、それにより懸垂基板素子112’が形成され、横方向の支持タブ2604を介して基板層102に取り付けられる。上で指摘したように、図26Hに示されている横方向の支持タブ2604は、これらの領域を除去から保護している(たとえばそれらをエッチングから保護している)マスキングセクション2602が存在していることによって形成されたものである。本明細書において指摘されているように、好都合には、工程2706における除去は、基板表面の平面に対して直角の平面内のみがエッチされるよう、異方性エッチングを使用して実施され、したがって基板素子112および横方向の支持タブ2604を形成することができる。工程2710における除去には、好都合には等方性エッチングが含まれており、それにより基板素子112および横方向の支持タブ2604の真下の支持層104が除去され、それにより、支持層104から分離され、かつ、横方向の支持タブ2604によって依然として所定の位置に保持されている懸垂基板素子112’が生成される。エッチングの例示的エッチング用試薬および方法は、本明細書において説明されており、また、当分野でよく知られている。] 図26H
[0112] [0143]マスキングセクション2602を適切に配置することにより、流れ図2700の工程2712に示されている処理を、依然として懸垂基板素子112’上で実施することができる方法で横方向の支持タブ2604を生成することができる。本明細書において指摘されているように、例示的実施形態では、工程2712の間に実施することができる最初の処理工程には、図26Iおよび26Jに示されているように、より円形に近い、あるいはより楕円形に近い断面が生成されるよう、懸垂基板素子112’の角を「丸く」する工程を含むことができる。この「丸くする」工程は不要であることを理解されたい。一実施形態では、この初期処理は、酸化物層を配置する工程(たとえば本明細書において説明されている酸化物の薄い層を成長させる工程)と、次に、この「犠牲」酸化物層を除去またはエッチ除去する工程を含むことができる。] 図26I
[0113] [0144]懸垂基板素子112’の後続する処理は、懸垂基板素子112’の上に絶縁体層を配置する工程を含むことができる。図26Kおよび26Lに示されているように、絶縁体層116は、好都合には、基板素子112’のすべての露出表面を覆うように配置される。例示的実施形態では、絶縁体層116は、基板素子112’上で成長する酸化物層である。たとえば、基板層102が、Si、Ge、Sn、Se、TeまたはBなどの半導体である場合、成長する酸化物は、酸化Si(SiO2)、酸化Ge、酸化Sn、酸化Se、酸化Teまたは酸化Bなどの半導体酸化物である。追加実施形態では、さらに他の処理を基板素子112’上で実施することができる。たとえば、図26Mおよび24Nに示されているように、絶縁体層116の上にゲート層120を配置することができる。絶縁体層116は、通常、基板素子112’および基板層102の露出表面にのみ配置されるが(たとえば酸化物が成長する場合)、ゲート層120を配置することにより、好都合には、露出したすべての表面が覆われる。好都合には、ゲート層120は、金属またはポリシリコン層あるいは同様の導電性材料である。ゲート層120として使用するための例示的金属には、それらに限定されないが、パラジウム(Pd)、イリジウム(Ir)、ニッケル(Ni)、白金(Pt)、金(Au)、ルテニウム(Ru)、コバルト(Co)、タングステン(W)、テルル(Te)、レニウム(Re)、モリブデン(Mo)、鉄白金合金(FePt)、窒化タンタル(TaN)、等々がある。] 図26K 図26M
[0114] [0145]例示的実施形態では、この初期処理に引き続いて、工程2714で懸垂基板素子112’をウェーハ101から除去することができる(あるいはあらゆる処理に先立って除去することができる)。本明細書において説明されているように、本発明の方法を使用して、コア層(たとえば半導体)および1つまたは複数のシェル層(たとえば酸化物層およびゲート層)を備えたナノワイヤを用意することができる。したがって、上で説明したこの初期処理に引き続いて、基板素子をナノワイヤおよび他の構造として除去することができる。]
[0115] [0146] さらに他の実施形態では、懸垂基板素子112’上で追加処理を実施し、機能トランジスタおよび他の半導体構造を生成することができる。たとえば、適切な実施形態では、図26Oおよび26Pに示されているように、ゲート層120の上にマスキング領域108(たとえばフォトリソグラフィマスクなどの耐エッチ性マスキング領域)が配置される。図26Pに示されているように、好都合にはゲート層120の一部分のみがマスキング層108によって覆われ、たとえば、その領域に横方向の支持タブ2604を有していない懸垂基板素子112’の中心の近傍の一部が覆われる。次に、覆われていないゲート層120が除去され、それにより、図26Rに示されているように、下方の絶縁体層116が現れる。また、これにより、マスキング層108の下方にゲート領域305(ゲート層120の一部を備えている)が形成される。] 図26O 図26P 図26R
[0116] [0147] 次に、流れ図2700の工程2716で、任意選択により、ドープ領域304を形成するために、図26Sおよび26Tに示されているように基板層102にドーパント原子302がドープされる。本明細書において指摘されているように、適切な実施形態では、このドーピングは、軽いドーピングであっても、あるいは重いドーピングであってもよい。次に、図26Uおよび26Vに示されているように、マスキング領域108が除去され、それにより下方に位置している、ゲート層120の材料を備えたゲート領域305が現れる。横方向の支持タブ2604は、この処理全体を通して懸垂基板素子を支持し続けていることに留意されたい。例示的実施形態では、次に、工程2718で、ドープされた基板素子を熱焼きなましすることができる。] 図26S 図26U
[0117] [0148] 次に、工程2714でトランジスタ素子306が除去される。本明細書において説明されているように、トランジスタ素子は、図26Wおよび26Xに示されているように、懸垂基板素子112’の上に1つまたは複数のマスキング領域108(たとえば耐エッチ性フォトリソグラフィマスク)を配置することによって除去することができる。次に、懸垂基板素子112’および/または基板層102の少なくとも一部が除去され(たとえばエッチングによって)、それにより、図26Yおよび26Zに示されているように、トランジスタ素子306が基板層102から分離される。また、このエッチングにより、トランジスタ素子306が横方向の支持タブ2604から分離される。図26Yおよび26Zに示されているように、トランジスタ素子306はマスキング領域108によって取り囲まれており、ウェーハ101から除去することができる。他の実施形態では、トランジスタ素子306は、トランジスタ素子306を単純に揺り動かすか、あるいは振動させることによって基板層102から除去することができ、あるいはそれらを基板層102から機械的に切断することによって基板層102から除去することができる。図26AAおよび26ABに示されているように、トランジスタ素子306は、好都合には、ドープ領域304(たとえばドープ半導体材料を備えたソース領域およびドレイン領域)、ならびに好都合には金属またはポリシリコンを備えたゲート領域(102/305)を備えている。さらに他の実施形態では、トランジスタ素子306を用意するための本発明の方法は、さらに、本明細書全体を通して説明されているように、軽いドーピングおよび重いドーピング、ならびに追加保護層または非導電層の蒸着を含む追加ドーピング段を含むことができる。] 図26AA 図26W 図26Y
[0118] [0149] 追加実施形態では、図28Aおよび28Bに示されているように、基板素子を形成するための、本明細書において説明されている方法は、ナノワイヤ、トランジスタおよび本明細書において説明されている他の半導体素子を始めとする様々な基板素子の形成および処理を促進するための応力除去構造2800を利用することができる。図28Aに示されているように、応力除去素子2802は、適切な方法でマスキングし、かつ、エッチングすることによって形成することができる。このような応力除去素子2802は、素子に沿った任意の位置に配置することも可能であるが、好都合には懸垂基板素子112’の末端に配置される。応力除去素子2802は、形成および処理の間、素子112’の膨張(たとえば矢印2804で示されている方向の膨張)を許容し、それにより除去に先立つ素子のバックリング、ベンディングおよび他の運動が抑制され、かつ、故障が制限される。図28Bに示されているように、本明細書において説明されているマスキング領域108手法を使用した素子112’の除去は、素子112’を応力除去素子2802から単純にエッチング除去することによって依然として実践することができる。] 図28A 図28B
[0119] [0150]図29Aは、応力除去素子を使用することなく用意された懸垂基板素子112’の走査電子顕微鏡写真を示したものである。素子の上向きの「そり」は、形成および/または処理中に膨張したワイヤとして指摘することができる。応力除去素子2802を使用することによってこの応力が除去され、それにより、図29BのSEMに示されているように素子112’のそりが制限される。] 図29A 図29B
[0120] [0151]図29Cは、横方向の支持タブ2604を備え、さらに応力除去素子2802を備えた懸垂基板素子112’の走査電子顕微鏡写真を示したものである。] 図29C
[0121] [0152] 多くの電子デバイスおよびシステムは、本発明に従って用意された基板素子を組み込むことができる。本明細書において説明されているように、適切な実施形態では、基板素子は、ナノワイヤ、ナノリボン、ナノチューブ、等々を始めとする半導体素子であり、また、トランジスタ素子であってもよい。実例で説明するために、本発明のためのいくつかの用途の例が以下で説明されており、あるいは本明細のどこかに示されているが、非制限である。]
[0122] [0153] 本明細書において説明されている様々な基板素子を備えた半導体デバイス(または他のタイプのデバイス)は、他の電子回路に信号を発信するために結合することができ、および/または他の電子回路と統合することができる。半導体デバイスは、次により小さい基板に分割つまりダイスすることができる大型基板の上に形成することができる。さらに、大型基板(つまり、従来の半導体ウェーハより実質的に大きい基板)の上に形成された半導体デバイスを、その大型基板上で相互接続することができる。]
[0123] [0154] 本明細書において説明されているように、適切な実施形態では、本発明の方法を使用して、同じウェーハ101または個別のウェーハ101から複数の基板素子(たとえばナノワイヤ、トランジスタ、等々)を生成することができる。本明細書において説明されている方法によれば、最初にこれらの素子を個別の基板へ搬送する必要なく、それらをウェーハ上で処理することができる(搬送後に処理することも可能であるが)。本発明の方法によって用意された素子は、次に、単一の基板素子(たとえば単一の半導体)または複数の素子を必要とする用途に組み込むことができる。たとえば、本発明のプロセスおよび方法によって用意された基板素子は、なかんずく、複数の素子(たとえば半導体デバイス)がその上に形成される大型マクロ電子基板に適用することができる。このような電子デバイスは、アクティブマトリックス液晶ディスプレイ(LCD)、有機LEDディスプレイ、電界放出ディスプレイ、等々のためのディスプレイ駆動回路を含むことができる。他のアクティブディスプレイは、ナノワイヤ−重合体、量子ドット−重合体複合物から形成することができる(この複合物は、エミッタおよびアクティブ駆動マトリックスの両方として機能させることができる)。また、本発明のプロセスおよび方法によって用意された基板素子は、スマートライブラリ、クレジットカード、大型アレイセンサ、およびスマートカード、スマートインベントリタグ、等々を始めとする無線周波識別(RFID)タグに適用することも可能である。]
[0124] [0155] また、本発明のプロセスおよび方法によって用意された基板素子は、ディジタルおよびアナログ回路用途に適用することも可能である。本発明のプロセスおよび方法によって用意された基板素子は、とりわけ、大型基板上への超大規模集積を必要とする用途に有用である。たとえば、基板素子(たとえばナノワイヤ)の薄膜を、論理回路、メモリ回路、プロセッサ、増幅器および他のディジタルおよびアナログ回路の中で実施することができる。]
[0125] [0156] したがって、広範囲にわたる軍事商品および消費者商品は、本発明のプロセスおよび方法によって用意された基板素子を組み込むことができる。たとえば、このような商品は、パーソナルコンピュータ、ワークステーション、サーバ、ネットワーク化デバイス、PDAおよびパームパイロットなどのハンドヘルド電子デバイス、電話(たとえばセルラおよび標準)、ラジオ、テレビジョン、電子ゲームおよびゲームシステム、家庭用安全保護システム、自動車、航空機、船、他の家庭用機器および商用機器、等々を含むことができる。]
[0126] [0157] 本発明の範囲あるいは本発明の任意の実施形態から逸脱することなく、他の適切な修正および適合を本明細書において説明されている方法および用途に加えることができることは、当業者には容易に明らかであろう。以上、本発明について詳細に説明したが、本発明については、以下の例を参照することによってより明確に理解されよう。以下の例は、本発明を実例で説明するために本明細書に含まれているにすぎず、本発明を限定することは意図されていない。]
[0127] (実施例1)
基板素子の用意
[0158] 最初に、酸化ケイ素支持層104の上に配置されたケイ素基板層102に窒化物の層がコーティングされた。次に、当分野でよく知られているフォトリソグラフィ技法を使用して、窒化物の上にパターンマスクが生成された。窒化物のエッチングによって、Si基板層102の一部を覆い、かつ、覆われていない領域を残す硬い窒化物マスクが生成された。次に、標準の浅いトレンチ隔離(STI)エッチを使用して、露出したSi層を介してエッチされ、基板(Si)素子112が形成された。]
[0128] [0159] 次に、HFエッチを使用して、基板素子112の下方の酸化ケイ素支持層104の一部が除去された。これにより、図20Aに示されているように、両方の末端で基板層102に取り付けられた懸垂基板素子112’が形成された。結果として得られる懸垂基板素子112’は、断面が約100nm程度であり、長さは1μm程度であるが、同様の技法を使用してもっと分厚い、あるいはもっと長いワイヤを製造することも可能である。図20Bは、長さが約20μmの懸垂基板素子112’の走査電子顕微鏡写真を示したものである。図20Cは、カンチレバー構造として懸垂された、つまり素子上の1つのポイントのみで取り付けられた懸垂基板素子112’を示したものである(この実施形態では中央部分に存在しているが、他の取付けポイントを利用することも可能である)。] 図20A 図20B 図20C
[0129] (実施例2)
基板素子の処理
[0160] 実施例1の場合と同様、最初に、酸化ケイ素支持層104の上に配置されたケイ素基板層102に窒化物の層がコーティングされた。次に、当分野でよく知られているフォトリソグラフィ技法を使用して、窒化物の上にパターンマスクが生成された。窒化物のエッチングによって、Si基板層102の一部を覆い、かつ、覆われていない部分を残す硬い窒化物マスクが生成された。次に、標準のSTIエッチを使用して、Si基板層を介してエッチされ、基板(Si)素子112が形成された。]
[0130] [0161] 次に、HFエッチを使用して、基板素子112の下方の酸化ケイ素支持層104の一部が除去された。これにより、両方の末端で基板層102に取り付けられた懸垂基板素子112’が形成された。]
[0131] [0162] 次に、後続する処理が懸垂基板素子112’上で実施された。最初に、約900℃でのSiの熱酸化によって酸化物絶縁体層116が加えられた。次に、当分野でよく知られている標準の蒸着技法を使用して、酸化物層の上にポリシリコンゲート層120が配置された。]
[0132] [0163]図21は、多数の懸垂基板素子112’を備えたウェーハ101に沿って取った断面の透過型電子顕微鏡写真(TEM)を示したものである。懸垂基板素子112’(Si)は、絶縁体層116(SiO2)によって取り囲まれており、また、この絶縁体層116(SiO2)は、ゲート層120(ポリシリコン)によって取り囲まれている。懸垂基板素子112’の断面の寸法は、約50nm×約100nm程度である。それぞれ、約50〜100nm程度の厚さのポリシリコン層によって取り囲まれた約10〜20nmの厚さのSiO2層によって取り囲まれている。] 図21
[0133] [0164]図21から明確に分かるように、懸垂基板素子112’の各々は、支持層104の上方に懸垂されており、その一部がHFエッチングによって除去されている。ポリシリコンの薄い層(120)は、ゲート層が蒸着された結果としてSiO2層104の頂部に位置している。また、懸垂基板素子112’の下方が切り取られたセクション(114)を見ることができる。TEM写真の用意が必要であった処理層2102も、支持プラットフォーム106の場合と同様、同じく見ることができる。] 図21
[0134] [0165] 図23は、懸垂基板素子112’の1つの拡大TEM断面を示したもので、この場合も、酸化物絶縁体層116およびポリシリコンゲート層120の存在が示されている。]
[0135] [0166] 以上、本発明の例示的実施形態について示した。本発明は、これらの例に限定されない。これらの例は、本明細書においては、本発明を限定するためではなく、実例で説明することを目的として示されたものである。当業者には、本明細書に含まれている教示に基づいて、代替(本明細書において説明されている内容の等価物、拡張、変形形態、逸脱、等々を含む)が明らかであろう。このような代替は、本発明の範囲および精神の範疇である。]
実施例

[0136] [0167] 本明細書において言及されているすべての刊行物、特許および特許出願は、参照により、あたかもこれらの個々の刊行物、特許または特許出願が具体的に、かつ、個々に示されているものとして、その同じ範囲が本明細書に組み込まれているものとする。]
权利要求:

請求項1
1つまたは複数の基板素子を形成するための方法であって、(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去する工程と、(d)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持し、除去に先立って処理することができる工程と、(e)前記基板素子を除去する工程とを含む方法。
請求項2
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項1に記載の方法。
請求項3
前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項2に記載の方法。
請求項4
(b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項1に記載の方法。
請求項5
(c)における前記除去工程がエッチング工程を含む、請求項1に記載の方法。
請求項6
前記エッチング工程が異方性エッチング工程を含む、請求項5に記載の方法。
請求項7
(d)における前記除去工程がエッチング工程を含む、請求項1に記載の方法。
請求項8
前記エッチング工程が等方性エッチング工程を含む、請求項7に記載の方法。
請求項9
(e)における前記除去工程が、i.前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、ii.前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、iii.前記マスキング領域を除去する工程とを含む、請求項1に記載の方法。
請求項10
i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項9に記載の方法。
請求項11
ii.における前記除去工程がエッチング工程を含む、請求項10に記載の方法。
請求項12
前記エッチング工程が異方性エッチング工程を含む、請求項11に記載の方法。
請求項13
(e)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項1に記載の方法。
請求項14
(e)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項1に記載の方法。
請求項15
(d)における前記除去工程によって1つまたは複数の懸垂基板素子が形成され、前記懸垂基板素子が1つまたは複数の横方向の支持タブを介して前記基板層に取り付けられた状態を維持する、請求項1に記載の方法。
請求項16
1つまたは複数の基板素子を形成するための方法であって、(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去する工程と、(d)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、(e)前記懸垂基板素子を処理する工程と、(f)前記基板素子を除去する工程とを含む方法。
請求項17
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項16に記載の方法。
請求項18
前記提供工程が、Siを備えた半導体層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項17に記載の方法。
請求項19
(b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項16に記載の方法。
請求項20
(c)における前記除去工程がエッチング工程を含む、請求項16に記載の方法。
請求項21
前記エッチング工程が異方性エッチング工程を含む、請求項20に記載の方法。
請求項22
(d)における前記除去工程がエッチング工程を含む、請求項16に記載の方法。
請求項23
前記エッチング工程が等方性エッチング工程を含む、請求項22に記載の方法。
請求項24
前記処理工程が、前記懸垂基板素子の上に絶縁体層を配置する工程を含む、請求項16に記載の方法。
請求項25
絶縁体層を配置する前記工程が、前記懸垂基板素子の上に酸化物層を成長させる工程を含む、請求項24に記載の方法。
請求項26
酸化物層を成長させる前記工程が、懸垂Si素子の上にSiO2層を成長させる工程を含む、請求項25に記載の方法。
請求項27
前記処理工程が、前記絶縁体層の上にゲート層を配置する工程をさらに含む、請求項24に記載の方法。
請求項28
ゲート層を配置する前記工程が、前記絶縁体層の上に金属またはポリシリコン層を配置する工程を含む、請求項27に記載の方法。
請求項29
(f)における前記除去工程が、i.前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、ii.前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、iii.前記マスキング領域を除去する工程とを含む、請求項16に記載の方法。
請求項30
i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項29に記載の方法。
請求項31
ii.における前記除去工程がエッチング工程を含む、請求項30に記載の方法。
請求項32
前記エッチング工程が異方性エッチング工程を含む、請求項31に記載の方法。
請求項33
(f)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項16に記載の方法。
請求項34
(f)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項16に記載の方法。
請求項35
(d)における前記除去工程によって1つまたは複数の懸垂基板素子が形成され、前記懸垂基板素子が1つまたは複数の横方向の支持タブを介して前記基板層に取り付けられた状態を維持する、請求項16に記載の方法。
請求項36
(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去する工程と、(d)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持し、除去に先立って処理することができる工程と、(e)前記基板素子をナノワイヤとして除去する工程とを含む方法によって用意されたナノワイヤ。
請求項37
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項36に記載のナノワイヤ。
請求項38
前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項37に記載のナノワイヤ。
請求項39
(b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項36に記載のナノワイヤ。
請求項40
(c)における前記除去工程がエッチング工程を含む、請求項36に記載のナノワイヤ。
請求項41
前記エッチング工程が異方性エッチング工程を含む、請求項40に記載のナノワイヤ。
請求項42
(d)における前記除去工程がエッチング工程を含む、請求項36に記載のナノワイヤ。
請求項43
前記エッチング工程が等方性エッチング工程を含む、請求項42に記載のナノワイヤ。
請求項44
(d)における前記除去工程によって1つまたは複数の懸垂基板素子が形成され、前記懸垂基板素子が1つまたは複数の横方向の支持タブを介して前記基板層に取り付けられた状態を維持する、請求項36に記載のナノワイヤ。
請求項45
(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去する工程と、(d)前記マスキング領域を除去する工程と、(e)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程と、(f)前記懸垂基板素子を処理する工程と、(g)前記基板素子をナノワイヤとして除去する工程とを含む方法によって用意されたナノワイヤ。
請求項46
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項45に記載のナノワイヤ。
請求項47
前記提供工程が、Siを備えたコア層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項46に記載のナノワイヤ。
請求項48
(b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項45に記載のナノワイヤ。
請求項49
(c)における前記除去工程がエッチング工程を含む、請求項45に記載のナノワイヤ。
請求項50
前記エッチング工程が異方性エッチング工程を含む、請求項49に記載のナノワイヤ。
請求項51
(e)における前記除去工程がエッチング工程を含む、請求項45に記載のナノワイヤ。
請求項52
前記エッチング工程が等方性エッチング工程を含む、請求項51に記載のナノワイヤ。
請求項53
前記処理工程が、前記懸垂基板素子の上に絶縁体層を配置する工程を含む、請求項45に記載のナノワイヤ。
請求項54
絶縁体層を配置する前記工程が、前記懸垂基板素子の上に酸化物層を成長させる工程を含む、請求項53に記載のナノワイヤ。
請求項55
酸化物層を成長させる前記工程が、懸垂Si素子の上にSiO2層を成長させる工程を含む、請求項54に記載のナノワイヤ。
請求項56
前記絶縁体層の上に金属またはポリシリコン層を配置する工程をさらに含む、請求項53に記載のナノワイヤ。
請求項57
前記ナノワイヤが、約5〜500nmの直径および約0.5〜20μmの長さを有する、請求項45に記載のナノワイヤ。
請求項58
1つまたは複数の基板素子を形成するための方法であって、(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去する工程と、(d)前記マスキング領域を除去する工程と、(e)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、(f)前記懸垂基板素子の上に絶縁体層を配置する工程と、(g)前記絶縁体層の上にゲート層を配置する工程と、(h)前記ゲート層の少なくとも一部を覆うために、前記ゲート層の上に1つまたは複数のマスキング領域を配置する工程と、(i)覆われていないゲート層の少なくとも一部を除去し、それにより前記絶縁体層の1つまたは複数の部分を露出させ、かつ、1つまたは複数のゲート領域を形成する工程と、(j)(h)で蒸着された前記マスキング領域を除去する工程と、(k)前記絶縁体層および前記ゲート領域の上に保護層を配置する工程と、(l)前記絶縁体層の少なくとも一部の上に1つまたは複数のマスキング領域を配置する工程と、(m)覆われていない保護層の少なくとも一部を除去し、それにより前記絶縁体層の1つまたは複数の部分を露出させる工程と、(n)(l)で配置された前記マスキング領域を除去する工程と、(o)前記懸垂基板素子を除去する工程とを含む方法。
請求項59
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項58に記載の方法。
請求項60
前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項59に記載の方法。
請求項61
(b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項58に記載の方法。
請求項62
(c)における前記除去工程がエッチング工程を含む、請求項58に記載の方法。
請求項63
前記エッチング工程が異方性エッチング工程を含む、請求項62に記載の方法。
請求項64
(e)における前記除去工程がエッチング工程を含む、請求項58に記載の方法。
請求項65
前記エッチング工程が等方性エッチング工程を含む、請求項64に記載の方法。
請求項66
(f)における前記配置工程が酸化物層を成長させる工程を含む、請求項58に記載の方法。
請求項67
前記成長工程が、懸垂Si素子の上にSiO2層を成長させる工程を含む、請求項66に記載の方法。
請求項68
(g)における前記配置工程が、金属またはポリシリコン層を配置する工程を含む、請求項58に記載の方法。
請求項69
(h)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項58に記載の方法。
請求項70
(i)における前記除去工程がエッチング工程を含む、請求項58に記載の方法。
請求項71
前記エッチング工程が異方性エッチング工程を含む、請求項70に記載の方法。
請求項72
(k)における前記配置工程が窒化物層を配置する工程を含む、請求項58に記載の方法。
請求項73
(l)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項58に記載の方法。
請求項74
(m)における前記除去工程がエッチング工程を含む、請求項58に記載の方法。
請求項75
前記エッチング工程が異方性エッチング工程を含む、請求項74に記載の方法。
請求項76
(o)における前記除去工程が、i.前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、ii.前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、iii.前記マスキング領域を除去する工程とを含む、請求項58に記載の方法。
請求項77
i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項76に記載の方法。
請求項78
ii.における前記除去工程がエッチング工程を含む、請求項76に記載の方法。
請求項79
前記エッチング工程が異方性エッチング工程を含む、請求項78に記載の方法。
請求項80
(o)における前記除去工程が、前記懸垂基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項58に記載の方法。
請求項81
(o)における前記除去工程が、前記懸垂基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項58に記載の方法。
請求項82
1つまたは複数の基板素子を形成するための方法であって、(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去する工程と、(d)前記マスキング領域を除去する工程と、(e)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板セクションを形成する工程であって、前記懸垂基板セクションが前記基板層に取り付けられた状態を維持する工程と、(f)前記懸垂基板セクションの上に絶縁体層を配置する工程と、(g)前記絶縁体層の上にゲート層を配置する工程と、(h)前記ゲート層の少なくとも一部を覆うために、前記ゲート層の上に1つまたは複数のマスキング領域を配置する工程と、(i)覆われていないゲート層の少なくとも一部を除去し、それにより前記絶縁体層の1つまたは複数の部分を露出させ、かつ、1つまたは複数のゲート領域を形成する工程と、(j)(h)で蒸着された前記マスキング領域を除去する工程と、(k)前記ゲート領域によって覆われていない前記絶縁体層の少なくとも一部を除去し、それにより1つまたは複数の基板層領域を露出させる工程と、(l)前記ゲート領域および前記基板層領域の上に保護層を配置する工程と、(m)前記ゲート領域を少なくとも覆うために、前記保護層の少なくとも一部の上に1つまたは複数のマスキング領域を配置する工程と、(n)覆われていない保護層および前記基板層の少なくとも一部を除去する工程と、(o)(m)で配置された前記マスキング領域を除去する工程と、(p)前記保護ゲート領域を覆って保護するために1つまたは複数のマスキング領域を配置する工程と、(q)前記覆われていない保護層を除去する工程と、(r)(p)で配置された前記マスキング領域を除去する工程と、(s)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、(t)前記基板素子を除去する工程とを含む方法。
請求項83
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項82に記載の方法。
請求項84
前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項83に記載の方法。
請求項85
(b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項82に記載の方法。
請求項86
(c)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
請求項87
前記エッチング工程が異方性エッチング工程を含む、請求項86に記載の方法。
請求項88
(e)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
請求項89
前記エッチング工程が等方性エッチング工程を含む、請求項88に記載の方法。
請求項90
(f)における前記配置工程が酸化物層を成長させる工程を含む、請求項82に記載の方法。
請求項91
前記成長工程が、懸垂Siセクションの上にSiO2層を成長させる工程を含む、請求項90に記載の方法。
請求項92
(g)における前記配置工程が、金属またはポリシリコン層を配置する工程を含む、請求項82に記載の方法。
請求項93
(h)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項82に記載の方法。
請求項94
(i)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
請求項95
前記エッチング工程が異方性エッチング工程を含む、請求項94に記載の方法。
請求項96
(k)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
請求項97
前記エッチング工程が等方性エッチング工程を含む、請求項96に記載の方法。
請求項98
(l)における前記配置工程が窒化物層を配置する工程を含む、請求項82に記載の方法。
請求項99
(m)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項82に記載の方法。
請求項100
(n)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
請求項101
前記エッチング工程が異方性エッチング工程を含む、請求項100に記載の方法。
請求項102
(p)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項82に記載の方法。
請求項103
(q)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
請求項104
前記エッチング工程が異方性エッチング工程を含む、請求項103に記載の方法。
請求項105
(s)における前記除去工程がエッチング工程を含む、請求項82に記載の方法。
請求項106
前記エッチング工程が等方性エッチング工程を含む、請求項105に記載の方法。
請求項107
(t)における前記除去工程が、i.前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、ii.前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、iii.前記マスキング領域を除去する工程とを含む、請求項82に記載の方法。
請求項108
i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項107に記載の方法。
請求項109
ii.における前記除去工程がエッチング工程を含む、請求項107に記載の方法。
請求項110
前記エッチング工程が異方性エッチング工程を含む、請求項109に記載の方法。
請求項111
(t)における前記除去工程が、前記懸垂基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項82に記載の方法。
請求項112
(t)における前記除去工程が、前記懸垂基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項82に記載の方法。
請求項113
1つまたは複数の基板素子を形成するための方法であって、(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去し、それにより1つまたは複数の基板素子を形成する工程と、(d)前記基板素子を処理する工程と、(e)前記基板素子を除去する工程とを含む方法。
請求項114
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項113に記載の方法。
請求項115
前記提供工程が、Siを備えた半導体層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項114に記載の方法。
請求項116
(b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項113に記載の方法。
請求項117
(c)における前記除去工程がエッチング工程を含む、請求項113に記載の方法。
請求項118
前記エッチング工程が異方性エッチング工程を含む、請求項117に記載の方法。
請求項119
前記処理工程が、前記基板素子の上に絶縁体層を配置する工程を含む、請求項113に記載の方法。
請求項120
絶縁体層を配置する前記工程が、前記基板素子の上に酸化物層を成長させる工程を含む、請求項119に記載の方法。
請求項121
酸化物層を成長させる前記工程が、Si素子の上にSiO2層を成長させる工程を含む、請求項120に記載の方法。
請求項122
前記処理工程が、前記絶縁体層の上にゲート層を配置する工程をさらに含む、請求項119に記載の方法。
請求項123
ゲート層を配置する前記工程が、前記絶縁体層の上に金属またはポリシリコン層を配置する工程を含む、請求項122に記載の方法。
請求項124
(e)における前記除去工程が、i.前記基板素子の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、ii.前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、iii.前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、IV.前記マスキング領域を除去する工程とを含む、請求項113に記載の方法。
請求項125
i.における前記除去工程がエッチング工程を含む、請求項124に記載の方法。
請求項126
前記エッチング工程が等方性エッチング工程を含む、請求項125に記載の方法。
請求項127
ii.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項124に記載の方法。
請求項128
iii.における前記除去工程がエッチング工程を含む、請求項124に記載の方法。
請求項129
前記エッチング工程が異方性エッチング工程を含む、請求項128に記載の方法。
請求項130
(e)における前記除去工程が、前記基板素子を前記基板層から分離するために前記基板素子を機械的に切断する工程を含む、請求項124に記載の方法。
請求項131
1つまたは複数の基板素子を形成するための方法であって、(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去し、それにより1つまたは複数の基板セクションを形成し、かつ、1つまたは複数の支持層セクションを露出させる工程と、(d)前記マスキング領域を除去する工程と、(e)前記基板層、前記基板セクションおよび前記支持層セクションの少なくとも一部を覆うために、1つまたは複数のマスキング領域を配置する工程と、(f)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の基板素子を形成する工程であって、前記基板素子が1つまたは複数の支持部材によって支持され、除去に先立って前記基板素子を処理することができる工程と、(g)前記基板素子を除去する工程とを含む方法。
請求項132
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項131に記載の方法。
請求項133
前記提供工程が、Siを備えた基板層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項132に記載の方法。
請求項134
(b)および(e)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項131に記載の方法。
請求項135
(c)における前記除去工程がエッチング工程を含む、請求項131に記載の方法。
請求項136
前記エッチング工程が異方性エッチング工程を含む、請求項135に記載の方法。
請求項137
(f)における前記除去工程がエッチング工程を含む、請求項131に記載の方法。
請求項138
前記エッチング工程が等方性エッチング工程を含む、請求項137に記載の方法。
請求項139
(g)における前記除去工程が、i.前記基板素子の上に1つまたは複数のマスキング領域を配置する工程と、ii.前記基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記基板素子を前記基板層から分離する工程と、iii.前記マスキング領域を除去する工程とを含む、請求項131に記載の方法。
請求項140
i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項139に記載の方法。
請求項141
ii.における前記除去工程がエッチング工程を含む、請求項140に記載の方法。
請求項142
前記エッチング工程が異方性エッチング工程を含む、請求項141に記載の方法。
請求項143
(g)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項131に記載の方法。
請求項144
1つまたは複数の基板素子を形成するための方法であって、(a)支持層の上に配置された基板層を提供する工程と、(b)前記基板層の少なくとも一部を覆うために、前記基板層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数の基板層セクションを除去し、それにより1つまたは複数の基板セクションを形成し、かつ、1つまたは複数の支持層セクションを露出させる工程と、(d)前記マスキング領域を除去する工程と、(e)前記基板層、前記基板セクションおよび前記支持層セクションの少なくとも一部を覆うために、1つまたは複数のマスキング領域を配置する工程と、(f)前記基板層の下方の前記支持層の少なくとも一部を除去し、それにより1つまたは複数の基板素子を形成する工程であって、前記基板素子が1つまたは複数の支持部材によって支持される工程と、(g)前記基板素子を処理する工程と、(h)前記基板素子を除去する工程とを含む方法。
請求項145
前記提供工程が、半導体を備えた基板層、および半導体酸化物または半導体合金を備えた支持層を提供する工程を含む、請求項144に記載の方法。
請求項146
前記提供工程が、Siを備えた半導体層、およびSiO2またはSiGeを備えた支持層を提供する工程を含む、請求項145に記載の方法。
請求項147
(b)および(e)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項144に記載の方法。
請求項148
(c)における前記除去工程がエッチング工程を含む、請求項144に記載の方法。
請求項149
前記エッチング工程が異方性エッチング工程を含む、請求項148に記載の方法。
請求項150
(f)における前記除去工程がエッチング工程を含む、請求項144に記載の方法。
請求項151
前記エッチング工程が等方性エッチング工程を含む、請求項150に記載の方法。
請求項152
前記処理工程が、前記基板素子の上に絶縁体層を配置する工程を含む、請求項144に記載の方法。
請求項153
絶縁体層を配置する前記工程が、前記基板素子の上に酸化物層を成長させる工程を含む、請求項152に記載の方法。
請求項154
酸化物層を成長させる前記工程が、Si素子の上にSiO2層を成長させる工程を含む、請求項153に記載の方法。
請求項155
前記処理工程が、前記絶縁体層の上にゲート層を配置する工程をさらに含む、請求項152に記載の方法。
請求項156
ゲート層を配置する前記工程が、前記絶縁体層の上に金属またはポリシリコン層を配置する工程を含む、請求項155に記載の方法。
請求項157
(h)における前記除去工程が、i.前記基板素子の上に1つまたは複数のマスキング領域を配置する工程と、ii.前記基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記基板素子を前記基板層から分離する工程と、iii.前記マスキング領域を除去する工程とを含む、請求項144に記載の方法。
請求項158
i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項157に記載の方法。
請求項159
ii.における前記除去工程がエッチング工程を含む、請求項158に記載の方法。
請求項160
前記エッチング工程が異方性エッチング工程を含む、請求項159に記載の方法。
請求項161
(h)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項144に記載の方法。
請求項162
1つまたは複数の支持部材を備えた基板の上方に懸垂されたナノワイヤであって、前記1つまたは複数の支持部材が前記ナノワイヤおよび前記基板と接触しているナノワイヤ。
請求項163
前記ナノワイヤが半導体を備え、前記基板が半導体を備え、また、前記支持部材が半導体酸化物を備えた、請求項162に記載のナノワイヤ。
請求項164
前記ナノワイヤがSiを備え、前記基板がSiを備え、また、前記支持部材がSiO2を備えた、請求項163に記載のナノワイヤ。
請求項165
2〜10個の間の支持部材を備えた、請求項162に記載のナノワイヤ。
請求項166
1つまたは複数の基板素子を形成するための方法であって、(a)基板層の上に配置されたマスキング層を提供する工程と、(b)前記マスキング層の少なくとも一部を覆うために、前記マスキング層の上に1つまたは複数のマスキング領域を配置する工程と、(c)覆われていない1つまたは複数のマスキング層セクションを除去する工程と、(d)覆われていない1つまたは複数の基板層セクションを除去する工程と、(e)前記マスキング層および前記基板層の上に保護層を配置する工程と、(f)前記基板層の少なくとも一部を除去し、それにより1つまたは複数の懸垂基板素子を形成する工程であって、前記懸垂基板素子が前記基板層に取り付けられた状態を維持する工程と、(g)前記懸垂基板素子を処理する工程と、(h)前記基板素子を除去する工程とを含む方法。
請求項167
前記提供工程が、半導体を備えた基板層および半導体酸化物を備えたマスキング層を提供する工程を含む、請求項166に記載の方法。
請求項168
前記提供工程が、Siを備えた半導体層およびSiO2を備えたマスキング層を提供する工程を含む、請求項167に記載の方法。
請求項169
(b)における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項166に記載の方法。
請求項170
(c)および(d)における前記除去工程がエッチング工程を含む、請求項166に記載の方法。
請求項171
前記エッチング工程が異方性エッチング工程を含む、請求項170に記載の方法。
請求項172
(e)における前記配置工程が酸化物層を配置する工程を含む、請求項166に記載の方法。
請求項173
(f)における前記除去工程がエッチング工程を含む、請求項166に記載の方法。
請求項174
前記エッチング工程が、等方性エッチング工程が後続する異方性エッチング工程を含む、請求項173に記載の方法。
請求項175
前記処理工程が、前記懸垂基板素子の上に絶縁体層を配置する工程を含む、請求項166に記載の方法。
請求項176
絶縁体層を配置する前記工程が、前記懸垂基板素子の上に酸化物層を成長させる工程を含む、請求項175に記載の方法。
請求項177
酸化物層を成長させる前記工程が、懸垂Si素子の上にSiO2層を成長させる工程を含む、請求項176に記載の方法。
請求項178
前記処理工程が、前記絶縁体層の上にゲート層を配置する工程をさらに含む、請求項176に記載の方法。
請求項179
ゲート層を配置する前記工程が、前記絶縁体層の上に金属またはポリシリコン層を配置する工程を含む、請求項178に記載の方法。
請求項180
(h)における前記除去工程が、i.前記懸垂基板素子の上に1つまたは複数のマスキング領域を配置する工程と、ii.前記懸垂基板素子および/または前記基板層の少なくとも一部を除去し、それにより前記懸垂基板素子を前記基板層から分離する工程と、iii.前記マスキング領域を除去する工程とを含む、請求項166に記載の方法。
請求項181
i.における前記配置工程が、フォトリソグラフィマスクを配置する工程を含む、請求項180に記載の方法。
請求項182
ii.における前記除去工程がエッチング工程を含む、請求項180に記載の方法。
請求項183
前記エッチング工程が異方性エッチング工程を含む、請求項182に記載の方法。
請求項184
(h)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を超音波処理する工程を含む、請求項166に記載の方法。
請求項185
(h)における前記除去工程が、前記基板素子を前記基板層から分離するために前記懸垂基板素子を機械的に切断する工程を含む、請求項166に記載の方法。
請求項186
前記提供工程が、n−ドープ半導体層の上にp−ドープ半導体層を提供する工程を含む、請求項166に記載の方法。
請求項187
前記提供工程が、n−ドープSi層の上にp−ドープSi層を提供する工程を含む、請求項186に記載の方法。
請求項188
前記提供工程が、厚さが約50μmから約1000μmまでのn−ドープSi層の上に、厚さが約50nmから約500nmまでのp−ドープSi層を提供する工程を含む、請求項187に記載の方法。
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同族专利:
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